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篇一:[cpu掉芯片]设计一款CPU芯片到底有多难？
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一颗芯片是怎么诞生的？
一款CPU是如何设计出来的？
设计一款CPU到底难在哪里？
导读
这几天，刷遍朋友圈的新闻就是：中兴被“一剑封喉”，被美国停止一切芯片进口和系统软件服务。这对于芯片依赖美国的中兴来说，基本上一下子就处于休克状态，上下游的生产线面临停产，8万员工前途未卜。中兴事件给IT/IC届带来的冲击，甚至给普通百姓带来的冲击相当大，以至于各个自媒体、公众号、新闻APP这几天的新闻全是跟芯片、半导体、集成电路相关的话题：芯片是啥？中美芯片差距到底有多大？各种段子也随之诞生：同样一堆沙子，有人拿它做出了芯片，有人拿它做成了砖，把房价炒上了天......，新闻多了，很多消息也越来越扯淡，很多看了实在无语，自卑和自大往往都来源于无知。今天就综合一下行业知识、参考网上的新闻，给大家扫盲一下集成电路相关的知识，对于嵌入式开发者来说，学习一下集成电路领域的知识，对自己的知识体系和对嵌入式行业的理解也有很大的帮助。
一颗芯片是怎么诞生的？
上面的段子说得没错，芯片的原材料就是沙子，今天就先跟大家科普一下：一堆沙子是怎么变成我们手机里的一颗芯片的。
芯片属于半导体，半导体是介于导体和绝缘体之间的一类物质。元素周期表中的硅、锗、硒的单质都属于半导体。除了这些单质，通过掺杂生成的一些化合物，也属于半导体的范畴。这些化合物在常温下可激发载流子的能力大大增强，同时弥补了单质的一些缺点，因此在半导体行业中也广泛应用，如砷化镓、磷化铟、碳化硅、氮化镓等。这几天集成电路概念股大涨，看到有人又炒作石墨烯，估计想趁机炒作一把。石墨烯其实不能算作半导体，虽然它可能通过掺杂实现半导体，但目前主要还是当导体使用，比如在充电电池中的应用。在这些半导体材料中，目前只有硅在集成电路中大规模应用，充当着集成电路的原材料。在自然界中，硅是第二大丰富的元素，比如沙子，就含有大量的二氧化硅。所以说制造芯片的原材料是极大丰富，取之不尽的。
如何从沙子中提取单质硅呢，这就牵涉到一系列化学反应，具体不表。提取的硅纯度越高，质量越高。提取出的单晶硅根据不同的需求和工艺，做成不同的尺寸，常见的如6寸、8寸、12寸等。
接下来，把这些硅棒像切黄瓜一样，切成一片一片的。每一片我们称为：晶圆(wafer)或者翻译为晶元。晶元是设计集成电路的载体，我们设计的电路，最后就要在晶元上实现。每一个晶元上，可以实现上百上千个芯片电路，如下图，每一个小格子都可以看作是一个芯片电路的实现。接下来还要将这些芯片电路切割、封装、引出管脚，才能焊接到我们的开发板上，做成整机产品。
那在晶元上是如何实现电路的呢？将晶元拿到显微镜下观察，你会发现，里面全是密密麻麻的3D电路，犹如一座巨大的迷宫：
要想弄明白在晶元上是如何实现我们设计的电路，就需要一点电子电路的基础知识了。电路都是由大量的三极管、二极管、CMOS管、电容等元器件组成的，我们搞懂了一个CMOS管是如何在硅片上实现的，也就搞懂了整个电路在晶元硅片上的实现原理。这些元器件的实现原理，其实就是PN结的实现原理。而PN节的工作原理也是半导体的基本工作原理。PN结是构成二极管、二极管等半导体器件的基础。想要了解PN节的导电原理，还需要稍微了解一下金属的导电原理。
我们知道，一个原子由质子、中子和核外电子组成：中子不带电，质子带正电，原子带负电，整个原子显中性。根据电子的能级分布，一个原子的最外层电子数为8时最稳定。对于钠原子，核外电子层分布为2-8-1，最外层1个电子，能量最大、受原子核的约束力小，所以最不稳定，受到激发容易发生跃迁，脱离钠原子，成为自由移动的电子。这些自由移动的电子在电场的作用下，就会发生自由移动，形成电流，这就是导体导电的原理。很多金属元素最外层的电子数小于4个，容易丢失电子，所以容易导电，是导体。而对于氯原子，最外层7个电子，倾向于捕获一个电子，形成最外层8个电子的稳定结构，氯原子不能产生自由移动的电子，所以不能导电，是绝缘体。
半导体元素，一般最外层4个电子，比较特殊：这些原子之间往往通过“共享电子”的模式存在，多个原子之间分别共享其最外层的电子，通过共价键形成稳定的结构。
但是稳定也不是绝对的，当这些电子收到能量激发时，也会发生跃迁，成为自由移动的电子，同时在共价键中留下相同数量的空穴。这些自由移动的电子非常少，在电场的作用下，也会发生移动，形成电流；同时，临近空穴的的电子也很容易跳过去填补这个空穴，造成空穴的移动，空穴带正电荷，空穴的移动也会形成电流。
因此，半导体导电有两种载流子：自由电子和空穴。但是因为硅元素的特性，只能生成极少数的自由电子和空穴，这就决定了半导体无法像金属那样导电，但也不像绝缘体那样一点也不导电。然而正是这种特性，才促成了半导体的飞速发展。
既然半导体内自由电子和空穴浓度很小，导电能力弱，那我们能不能想办法增加两种载流子的浓度呢？浓度上去了，导电能力不就增强了吗？办法是有的，那就是掺杂。我们可以在一块半导体两边掺入两种不同的元素：一边掺入三价元素，如硼、铝等。硼的电子分布为2-3，最外层3个电子，在和硅的最外层的4个电子生成共价键时，缺少一个电子，于是从临近的硅原子中夺取一个电子，因此产生一个空穴位。这种掺杂的半导体称为空穴型半导体，简称P型半导体。
我们在半导体的另一边掺杂一些五价元素，比如磷元素。磷原子最外层有5个电子，在和硅原子的最外层4个电子生成共价键时，多出来一个电子，成为自由移动的电子，这种半导体称为电子型半导体，简称N型半导体。
我们在一块导体的两边掺入不同的元素，使之成为不同的半导体，一边为P型，一边为N型。
在两者的交汇处，就会形成一个特殊的界面，称为PN结。理解了PN结，你也就理解了半导体的核心原理，接下来我们看看PN结里到底有什么名堂。
首先，由于一块半导体两边空穴和自由电子浓度不同，因此在边界处会发生相互扩散。分别越过边界，扩散到对方区域的空穴和自由电子在边界处互相中和掉，P区边界处的空穴被扩散过来的自由电子中和掉后，剩下的都是不能自由移动的负离子；同样，在N区边界处留下的都是正离子，这些正负离子由于不能移动，形成了空间电荷区和耗尽层。同时会在这个区域内形成一个内建电场。这个内建电场阻止P区的空穴继续向N区扩散，同时阻止N区的自由电子向P区扩散，多子的扩散和和少子的漂移从而达到一个平衡。这个区域就是我们所说的PN结。载流子的移动此时已达到平衡，因此流过PN结的电流也为0。
这个PN节看起来也没啥，但它有一个特性：单向导电性。正是这个特性，树立了它的牛X地位，也构成了整个半导体大厦的基础。我们先看看这个特性是怎么实现的：当我们在PN结两端加正电压时，P区接正极，这时候就会削弱PN结的内建电场，平衡破坏，空穴和自由电子向两边扩散，形成电流，呈导电特性。当我们加反向电压时，内建电场增强，阻止了载流子的扩散，不会形成电流，所以呈现高阻特性，不导电。
无论二极管、三极管还是MOSFET场效应管，其内部都是基于PN结原理实现的，我们搞懂了PN结的原理，接下来我们就看看如何在一个晶元上实现PN结：
这就涉及到集成电路工艺的方方面面了，包括光刻、刻蚀、离子注入、薄膜沉淀等步骤。为了简化流程，方便理解，我们就讲讲核心的两个步骤，光刻和离子注入。离子注入就是掺杂，根据前面的理解，就是在硅中掺入三价元素硼和五价元素磷，生成PN结构成的各种元器件和电路。光刻就是在晶元上给后续的离子注入操作开凿各种掺杂窗口。
原理很简单，但如果我们在一个硅衬底上，要实现千万门级的电路，上亿个晶体管，难度就比较大了。尤其是纳米级的电路，比如28nm、14nm，要将千万门级晶体管都刻在一个小小的晶元上，这就要求每个元器件尺寸要非常小，这时候光刻机登场了，光刻机主要用来将你设计的千万门级电路映射到晶元上。这对光刻机的要求非常高，要非常精密。因此光刻机非常贵，最牛逼的就是最近网上热炒的荷兰光刻巨头ASML，一台光刻机1亿欧元，很多代工巨头比如台积电、三星、Intel都是其客户。
光刻机的作用就是根据掩模，开凿各种掺杂窗口，然后通过离子注入，生成PN节，构建千千万万个元器件。电路中的元器件都是通过这种复杂的工艺、生成不计其数的PN结构成的。同时，离子注入也是一门大学问，网上PO一张关于离子注入的公式，感受一下它的魅力：
这些工艺完成后，在一个晶元上就会有成百上千个芯片的原型：芯片电路，用专业术语就叫Die。
然后还要经过切割、封装，引出管脚、测试，才会变成市面上我们看到的芯片的样子
一款CPU是如何设计出来的？
前面一段，我们了解了芯片的制造过程，也就是如何从沙子中提取硅、把硅切成片，在片上通过离子注入实现PN结、实现各种二极管、三极管、CMOS管、从而实现千万门级大规模集成电路的大致流程。接下来，我们继续了解一下，一款CPU是如何设计出来的。集成电路设计一般分为模拟IC设计、数字IC设计以及数模混合等。而数字IC设计，比如设计一款ARM Soc CPU芯片的基本流程如下：
1）设计芯片规格：根据需求，设计出基本的框架、功能、模块划分。有些复杂的芯片可能还需要建模、使用MATLAB等工具进行仿真。
2）HDL代码实现：使用VHDL或Verilog语言将要实现的硬件功能描述出来、通过EDA工具不断仿真、修改，验证直至逻辑功能完全正确。这种仿真我们一般称为前仿，只验证逻辑功能是否正确，不考虑延时。这个阶段也是最重要的阶段，一般会花费大量的时间、验证工程师不断验证芯片功能的正确性。有时候为提高效率，也会使用硬件仿真，通过FPGA平台进行验证。当然，这也是数字IC验证工程师干得活。
3）逻辑综合：仿真验证通过后，再使用专门的EDA工具将HDL代码转换成逻辑门电路。专业术语叫做将HDL代码翻译成门级网表(netlist)。在综合过程中，需要设定一些约束条件，让综合出来的电路在面积、时序等参数上满足要求。这个阶段的仿真一般称为后仿，要考虑延时等因素，跟实际芯片已经很接近了。
网表文件用来描述电路中元器件之间的连接关系。有数字电路基础的同学可能都会知道，任何一个逻辑关系或运算都可以转化为相应的门级电路来实现。而网表就是用来描述这些门级实现电路的连接信息。
还需要注意的一个地方是：门级电路是由不同的晶圆厂，也就是芯片代工厂以工艺库的形式提供的，比如中芯国际、台积电等。如果你设计的芯片要台积电代工制造，工艺要求是28nm，那么你在设计芯片时，台积电会提供给你28nm级的工艺库，你综合后生成的电路参数跟台积电生产芯片使用的工艺参数是一致的。
4）仿真验证：对生成的门级电路进行各种静态时序分析、验证。通过后，整个前端设计就结束了：从RTL代码到生成门级网表电路。
5）后端设计
通过前端设计，我们已经生成了门级网表电路，但这跟实际的芯片电路还有一段距离，我们还需要对其不断完善和优化，进一步设计成物理版图，也就是代工厂做掩膜需要的版图。后端设计包括很多步骤，一般包括：
DFT：designed for test，可测性设计。芯片内部往往会自带测试电路，在设计中插入扫描链。
布局规划：各个IP模块电路的摆放位置、时钟线综合、普通信号线的布线
版图物理验证：设计规则检查、连线宽度、间距是否符合工艺要求、电气规则简则等等。
物理版图验证ok后，会将这个物理版图以GDSII文件格式交给芯片代工厂(foundry)，至此，整个芯片设计仿真验证流程结束，我们称为tap-out。
物理版图是由我们设计的电路转化而成的一系列几何图形，如上图，跟PCB版图类似，也分为好多层。物理版图包含集成电路尺寸大小、各层的拓扑关系等。代工厂会根据这些信息来制造掩模、然后使用光刻机，通过这些掩模在晶元的硅片衬底上开凿出掺杂窗口，接着就对硅片进行离子注入，掺杂不同的三价元素和五价元素，生成PN，进而构成各种元器件、电路。再通过刻蚀等工艺，可以在晶圆硅片上生成多层立体的3D电路结构。
好了，到了这里，我们已经把整个芯片设计、制造的大致流程给大家讲解完了，看起来很简单，其实集成电路设计制造的每个环节，都有极高的技术含量，集成电路行业是一个高度专业分工的行业，每个环节都有不同的行业巨头把守，从芯片设计、制造、各种EDA工具、IP核、光刻机、刻蚀机，每个环节都有非常专业的制造商、服务商、EDA工具商，精确严谨地配合，同时也分享着IC设计产业链上的超额利润。
设计一款CPU到底有多难？
网上很多媒体甚至用表格列举了中国芯片的依赖率及自给率，除了消费电子领域的应用处理器AP外，其它很多领域的自给率都是0%。这也从一个角度说明：我们集成电路发展的空间无比巨大、可以想象的空间很广阔。
差距比较大的地方，主要在模拟、射频、AD转换等领域，这些基本上被欧美一些巨头垄断，更悲催的是，很多核心领域现在已经禁止华人从事这方面的工作，可见美国政府对这些高精尖的领域技术保护非常重视。而在一些消费电子领域，由于ARM的IP授权模式，大大降低了SOC的设计门槛，再加上半导体产业成熟严格的分工体系：设计、代工、封装测试一条龙，所以中国最近几年在消费电子领域SOC设计方面发展迅速，涌现出了很多芯片和公司，比如海思、展讯、联芯、全志、瑞芯微等。从手机基带、RF到AP都慢慢缩小了与国际半导体巨头的差距。比如海思的麒麟系列，对标高通的骁龙系列，性能其实已经不相上下。
在ARM构建的生态和商业模式下，SOC芯片设计企业可以跟这些芯片巨头有同台竞争的机会，至少能参与进来：你牛X，可以拿到ARM的指令集授权，做自己的微架构，我没这个实力，搞个低端领域的，搭个积木还是绰绰有余的。嵌入式市场，不像PC X86一统天下，它是分散的、多需求的、难以垄断的。所以这也就给很多做ARM AP芯片的公司很多机会，你做手机、我做平板、智能电视、网络盒子、游戏机、挖矿机，只要找准一个方向，用低成本优势，就可以活下来，再图技术慢慢积累和发展。所以在ARM AP这一块，你会看到有很多公司，以后还会出现很多公司，这方面应该最快能满足芯片的自给，当然，这也给嵌入式开发者提供大量的工作岗位。
在PC和服务器领域，可能就没这么容易突破了。我们知道，在X86领域，是Intel和AMD的天下。设计一款X86架构的芯片，到底难不难呢？其实不算难，国内能找出不少公司可以设计出来。那难的是什么呢？是生态和专利授权。Intel在X86领域可以说是一家独大，在它的专利保护下，基本上就封死了你想自己设计X86架构CPU的道路，钱再多也不让你做，不给你专利授权。AMD公司还是美国为了防止垄断，才促使Intel跟其专利交叉授权，达到一个平衡，不过AMD现在貌似也过得不轻松，在CPU这块被Intel压得也是步履维艰。除此之外，还有一家公司，台湾的威盛电子：VIA，就是电脑一开机显示VIA标志的，VIA也有一些X86专利，也获得Intel专利授权，但是做CPU貌似也很艰难，在芯片方面的盈利还不如旗下的酒店业务赚得钱多。其实这也没办法，赢者通吃，后面的可能连汤都喝不到。看网上的新闻好像跟上海国资合股成立兆芯，研究X86 CPU和显卡，国家砸了不少钱，不知道能不能趟出一条路来。
跟兆芯对标的国内芯片公司，有一家比较有名：龙芯。龙芯走的是MIPS路线。MIPS跟ARM、X86一样，也是一种指令集，也是当前世界上还在存活状态的指令集，跟ARM、X86可以说是三足鼎力吧。据说，龙芯当年500万拿到MIPS指令集的永久授权，然后自己不断添加、完善指令集，形成了自己的指令集。龙芯的优势是MIPS有了一定的生态市场，可以不必从零开始搭建自己的生态，有利于自己CPU的推广。最新研发的微架构GS464E根据网上的相关资料，已经超越Intel的i3架构，跟i5稍有差距，但同时已经超越了同时期的Intel Atom、VIA Nano、ARM Cortex-A57等低功耗架构。
这里得给大家普及一下什么是指令集和微架构。指令集，大家学过汇编语言的可能都知道一些汇编指令，这些汇编指令其实就是指令集的助记符，我们设计一个CPU架构，肯定要设计一系列指令，这些指令集可以看做是一个标准，我们在设计CPU硬件电路时就是根据这些指令集，去设计一些指令译码、执行电路，执行我们的指令集。那这个根据指令集设计的CPU硬件电路就是微架构。不同的CPU架构，指令集是不一样的，这就导致了，不同的CPU架构，需要的编译环境、开发环境是不一样的。比如ARM架构，我们需要开发一个编译器，将我们的C语言程序翻译成ARM的指令集，然后才能在ARM架构的CPU上运行。而对于X86平台，我们需要开发另外一个编译器，将C语言程序翻译成X86指令，然后才能在X86平台上运行。为什么在X86平台上不能运行ARM指令呢？很简单，因为CPU硬件电路在设计时是根据X86指令集设计的，只支持X86指令的运行，不支持ARM指令，无法运行。
由此，我们可以看到，不同的指令集，不同的CPU架构，就需要不同的编译器和开发环境，由此也就形成了不同的软件生态。对于很多芯片设计者来说，开发一个指令集并不难，现在国外甚至已经有开源的了，大家到Linux内核源码的arch目录下面可以看看，有太多的架构了。根据这些指令集设计一个微架构，设计出一个CPU也不难。难的是什么呢？难的是你要构建出跟你的CPU配套的一系列生态，比如编译器，你要自己开发，大量的应用软件你也要自己开发，否则谁会用你的CPU呢？这天大的工作量根本不是一个公司或团队能完成的，需要一个产业链的完美配合。所以，我们可以看到，就算你研发出了自己的CPU，要想推广起来，构建自己的生态，非常困难。推广困难就难以盈利，难以盈利就很难继续迭代下一代的产品，由此形成负反馈，如果没有背后资金或者国家支持，真的很难坚持下去。比如以前在学校曾参与过一个项目：设计一款基于某种自主架构的SOC。那这个项目需要多少人配合呢？芯片设计这方面的人不说，光软件方面就需要不少：编译器工具需要自己开发，这个工作量就忒巨大，芯片流片成功后，Linux内核、android系统需要自己移植，各种库，比如C库也需要自己移植，包括上面的应该程序、Java虚拟机等等，工作量巨大。后期系统软件，从驱动层、中间层到应用层，还需要不断针对这种架构进行优化。就算优化完美，没有大问题，还要推广，如果没有很多日常的应用加持，构建生态也很难。赚不到钱，性价比不划算，别人跟着一起构建生态的欲望也就不大。
综上，我们可以看到，设计一个CPU，从技术上讲并不难。但从商业或者说生态上想成功就很难：别人已经构建好的生态红利，会通过专利壁垒不让你进；而你从零开始构建全新的生态，没有了这种先发优势，很难很难。折中之策就是你想办法兼容这个生态。比如android手机，现在绝大多数APP都是基于ARM平台，Intel想推广自己的atom平台，那就需要大量的APP可以运行到自己的atom平台上，这就需要它自己的X86平台去兼容这些app。包括前几年，Intel这么牛逼的行业巨头也肯放下高贵的身姿跟深圳的一些白牌、山寨厂商打成一片，主要原因就是，Intel对ARM构建的生态也是无从下手，深挖洞、广积粮、树技术壁垒、单打独干已不适应行业玩法，也想自己构建这个生态，市场效果如何，还有待时间检验。
设计一款CPU，除了后续推广、生态构建比较艰难外，在设计过程中，其实很多核心IP、技术模块、EDA开发环境也需要外援，比如设计一款手机芯片，CPU需要向ARM公司授权，各种控制器IP如果自己研发不了，也需要购买，这些研发IP的公司一般分布在北美、欧洲、以色列等国家，而中国、台湾和韩国的主要厂家主要基于ARM架构和各种IP搭建应用处理器SOC，所以搞嵌入式的往往会看到，很多处理器都是东亚国家、美国设计，但是其实那些背后卖IP的公司倒赚了不少，因为很多做SOC设计的购买IP授权其实要交很多钱，它们只是赚了一些“组装费”。这还不算，在设计CPU的过程中，各种仿真设计、包括前端、后端设计、前仿后仿、都需要EDA开发环境支持，都需要花钱购买，或者花钱买培训。以前工作过的一家公司，貌似什么后端设计还是后端仿真的一款EDA软件，使用的是欧洲一家公司开发的，光软件版权费不说，他们过来培训，一个小时就是3000欧元，吃饭时间也要算在内，就这么刁，没办法。就此一家，不买拉倒。由此可以看到，芯片行业我们现在还相当于富士康阶段，赚取一个“加工费”而已，后面的道路，再加上各大芯片巨头的技术壁垒和封锁，任重而道远。
与此同时，半导体行业也是一个忒烧钱的行业，不像搞互联网，一台电脑一根网线，就可以开干。芯片行业处处都需要钱、各种仪器、设备、EDA软件、流片、封装测试都需要大把的钱，而且流片风险很大，很多芯片前几次流片还不一定成功，需要不断修改bug，不断完善。而流一次片就需要几百万，所以对于很多小公司来说，如果没有足够的资金支持，前几次流片不成功的话，基本上就黄了。所以，这也是为什么除了国家大基金，很多民间资本不愿意进入的原因：投资周期长、风险大。不如投资互联网、金融P2P，共享单车，搞搞外卖：风险小、收益快、容易割韭菜、容易收割各种智商税。然而，对于一个国家来说，如果人人都想短平快，搞金融，玩庞氏资本游戏，不肯投入时间、精力和资本去从事基础领域的研究，那未来会有更多的地方被卡脖子，就像中兴一样，一剑封喉。
篇二:[cpu掉芯片]整天造芯片,但你知道CPU到底是怎么工作的吗？
对于同级别的CPU产品而言，AMD CPU的单核性能（甚至总体性能）比Intel CPU的差，甚至差距不小，这是不争的事实。然而，几乎没有人问一句为什么如此，或者只是略知一二（包括我）。本文就用尽量浅显的语言探讨一下这个实际上极为复杂的问题。
鉴于Intel和AMD都没有披露新品的whitepaper的习惯，所以我用信息比较充足的有点久远的型号进行讲解，就是Intel的Sandy Bridge/Ivy Bridge（第2、3代酷睿）和AMD的Bulldozer/Piledriver（推土机、打桩机）微架构。目前来讲，两家的微架构设计都大体稳定，从比较新的Broadwell和Steamroller的各方面信息来看，它们仍然基本沿用了从Sandy Bridge和Bulldozer以来的方案，没有本质的变化。
（因此农企想要翻身，只能把希望寄托在遥不可及的Zen微架构上了）
首先来说基础知识，就是CPU是如何工作的。学习计算机科学的童鞋可能对下面的这些东西比较了解。
CPU之所以能完成这么多的事情，是因为它在时时都在执行着很多的指令(instructions)。指令就是我们所运行的操作系统和各种程序发送给CPU的命令，CPU根据这些指令来做出各种响应。
CPU能够执行的所有指令的集合就叫做指令集(instruction set)。目前我们最常见的Intel和AMD CPU，其都采用最经典的CISC x86指令集，以及在x86指令集上的某些扩展，也就是说绝大部分是相同的。
另外，CPU中还有两个重要的部件，分别为寄存器(register)和缓存(cache，为了方便简写为$)，它们都担负着暂存指令或者数据的作用。
寄存器处于CPU内部，有很多组，是最高速的存储单元，容量非常小。缓存可以处于CPU内部或外部，其存储速度比寄存器慢，但比内存快得多，并且容量可以用KB或MB来衡量。另外，缓存可以分级，离CPU核心最近的叫做一级缓存(L1$)，次近的叫做二级缓存(L2$)，以此类推。
只有指令没有用，必须还要有一套方法来驱动CPU做事情，否则不过是空壳而已。这套方法就叫做流水线(pipeline)。
这个概念并不抽象，大家可以把它想象成工厂装配车间里的流水线：从一堆零部件开始，经过流水线上十几位工人的组装，最后出来的时候就变成了一台可以使用的设备。并且，工厂里肯定不只有一条流水线，可能有数十条，也就是上百甚至上千位工人同时工作，生产效率就会变得非常高。
从上世纪90年代的奔腾时代之前，CPU中就引入了流水线的概念。当时的5段流水线模型十分经典，其设计经过逐代扩充，目前仍然在用。这个经典的模型就是：
取指(Instruction Fetch)→译码(Instruction Decode)→执行(EXecute)→写回(Write Back)
分别简称为IF、ID、EX和WB，其中ID阶段有两段，分别称为ID1和ID2，所以一共5段。
顾名思义，这条流水线的逻辑就是：从缓存或者内存中取得指令→对指令进行翻译，变成CPU能够理解的具体功能→按照翻译结果，执行运算动作→将运算结果写回存储器中。很容易理解吧。
大家都知道，CPU的运作是靠时钟信号来驱动的，这个信号的频率就叫CPU的主频(main frequency)，频率的倒数当然就是周期了。一般来讲，每个流水线阶段的执行需要花费1个时钟周期(clock cycle，为了方便简写为CC)。
因此，如果这样的流水线执行4条指令，那么它的执行时空图就如下。
也就是说，采用这种流水线只需要8CC就可以执行4条指令，效率非常高。到了奔腾时代之后，更出现了超标量流水线(superscalar pipeline)，也就是CPU中有多条流水线同时执行指令，效率几乎翻倍提高。另外，还出现了超流水线(super pipeline)，也就是流水线的级数大大增加，规模明显提升。分别的示意图如下。
但是，这样的流水线设计也存在问题，具体来讲有二。
第一，考虑同一流水线中先后执行的两条指令1：add a,b和2：xor c,a，也就是说2需要1的计算结果，这种关系叫做相关性。当指令2执行到上表中第5个CC时，无法进入EX阶段，因为此时指令1的结果还未写回寄存器，也就是说指令2的EX阶段必须拖到第6个CC才可以执行，浪费了一个CC的时间，这叫做流水线的阻塞(stall)。超流水线级数越多，这种现象就越发明显，效率就越低。如下图。
第二，考虑超标量流水线中，不同流水线中执行的两条指令。如果排在前面的指令执行速度太慢（比如涉及耗时严重的访存操作），那么会造成后面早已执行完毕的指令不得不等待，造成更严重的性能问题。
也就是说，基于线性通路的流水线，对于目前的复杂的微处理器而言是并不适用的。因此，Intel早早就提出了“乱序执行”(out-of-order execution, OOO EX)的概念，采用非完全线性的通路来规避这个问题。也就是这样的。
我借助这个图粗略讲一下现代处理器的执行过程。
上图是一个四发射、乱序执行的流水线框图，从1995年以来的Intel处理器基本都采用类似的设计方案。所谓多发射(multiple issue)，就是处理器能够同时获取并译码多条指令，目前的处理器几乎都是四发射设计。
首先，在取指过程中，会多出一个分支预测(branch prediction, BP)的阶段，图中未明确示出。分支预测器能检测诸如跳转、返回等动作的大致发生时机，并提前把跳转目的地的指令加载到指令缓存(I$)中，以提高效率。
然后，经过多个译码器的译码，指令被分解成为上文所述的CPU能够理解的操作，这些叫做微操作(μop)。微操作被送入寄存器别名表(RAT)，进行重命名，以防止多条指令共用一个对程序猿非透明的寄存器时产生的相关性，简单来讲，就是用内部的临时寄存器来替代一般我们能见到的寄存器来进行操作。重命名完毕后，微操作进入后面的重排序缓存(ROB)中，进行重新排列。
然后就是乱序执行的重点了。微操作从保留站(reservation station, RS)中，分别打入不同的执行端口(port)，同时执行。每个端口都是全速运行的，只要微操作准备就绪，并且有空闲的对应端口，那么它就可以立即被执行，而不用关心其他微操作的执行状态，也就是可以跳过任何还没有准备就绪的微操作。这样，流水线产生阻塞的可能性就大大地降低了。每个port都可以负责一种或多种事务，如整数运算、浮点运算、存数据、取地址等。
当一条指令分解成的所有微操作被执行完毕之后，它们会返回保留站，并通知各自的地址，通过地址可以将微操作重新聚合为一条完整的指令。完成的指令排成一个队列，并退出流水线。也就是说，尽管所有指令的碎片是乱序执行的，但从流水线中出来时，它们仍然是顺序的，就跟自然而然的一样。
基础知识讲完了，下面开始对比，看看农企为何不太给力。
为了描述方便，后面用SNB/IVB代表Sandy Bridge/Ivy Bridge，BDZ/PDV代表Bulldozer/Piledriver。
首先看SNB和BDZ的简单框图。下面的是以i7 2600为例。
下面的则是以八核心Opteron为例，毕竟图上写了个Interlagos Node，反正是推土机就好了，你们可以把它当成FX-8150之类的。
我们都知道，Intel的CPU采用超线程(hyper threading, HT)技术，使得一个物理核心对高层而言看起来像是两个核心一样，这种逻辑的、虚拟的核心在Intel的概念内叫做线程。而AMD的CPU采用模块化设计，就是每两个物理核心集合为一个模块，AMD将它命名为计算单元(compute unit, CU)，一个CU中的两个核心协同完成事务。也就是说，i7是四核心、八线程，FX是四模块、八核心，本质上可以近似认为是一样的。
另外，从图中还可以看到内存控制器、显示控制器、HyperTransport控制器等，并且还能大致观察到它们的缓存结构，下面当然也会细说。
下面给出SNB/IVB架构的全图。
下面给出BDZ/PDV架构的全图。
可以看到，上面的两张图被中间的一条红线分为两个区域。红线上面的部分叫处理器前端(processor front-end)，下面的部分叫处理器后端(processor back-end)。
另外，图中的方框也被五种颜色区分开了。前端部分包括紫色和橙色，紫色的为取指(IF)和分支预测(BP)模块，橙色的为译码(ID)模块。后端部分包括黄、蓝、绿三种颜色，黄色的为调度和保留站(RS)模块，蓝色的为执行(EX)模块，绿色的为存储(MEM)模块。我们逐个来讨论。
首先看取指和分支预测模块。下图是SNB/IVB的该模块。
下图是BDZ/PDV的该模块。
我们来比较分支预测机制，就是图中的Branch Predictors。
SNB/IVB的分支预测器有两级，每个核心有一个。第一级预测器很小，但速度极快，可以在1CC内完成一次分支预测。第二级则大得多，作为一个后备。预测器的成分包括：简单的2-bit预测器、全局历史预测器、循环退出预测器。Intel在内部自建有一套算法，用于判断当前哪个预测器的准确度较高，并选用之。
SNB/IVB的分支目标缓存(branch target buffer, BTB)结构目前大多认为是1层，具体细节未知，但基本上会有多达8K甚至16K条条目（”reasonably large”）。对于每16个字节长的代码段，它能hold住最多4条跳转指令。另外，返回栈的缓存有16条。
当然，如果预测错误的话，必然会造成时间损失（因为流水线几乎会被flush掉），这叫做误预测罚时(misprediction penalty)。SNB/IVB的罚时大约为15~17CC。
BDZ/PDV的分支预测器则是每个模块有一个，由两个核心共享，采用本地预测+全局预测的混合预测方式。AMD在其内部使用了感知器(perceptron)，像神经元一样跟随并记忆分支结果，因此在经过一段时间的训练过程后，对较长的跳转有较好的表现。但其内部并无循环计数器，因此对于嵌套较深的循环表现比较差。
BDZ/PDV的BTB结构是两层组相连的缓存。L1 BTB有128组*4路=512条，L2 BTB有1024组*5路=5120条。返回栈的缓存则是有24条。误预测罚时大约为20~25CC。
我们大致需要知道的是：BP的误预测率越高，误预测罚时越长，那么整个BP模块的效率就越低。AMD宣称BDZ/PDV的BP效率较其上一代的K10(Barcelona/Magny-Cours)架构为高，但实际上是相反的。K10的误预测罚时只有12~15CC（当然，K10是没有采用比较先进的模块化设计的），也就是说，在同频率下，对于那些风险比较大的分支，BDZ必须要比K10达到40%以上的正确预测率的提升，才能弥补罚时的损失，但这是不可能的事情。相对而言，SNB/IVB的BP效率比较高，预测器中的一个bit可以对应多条分支，并且有了黑科技μop$的加成（下面会提到），误预测带来的损失会更小。
上面有大神在回复中提到说，推土机有些像奔腾4时代的NetBurst架构。这种说法还是比较中肯的。BDZ虽然没有NetBurst那么恐怖的流水线级数（比如Prescott的39级流水线），但仍然比较长，有18~20级，并且分支预测的时间损失都比较大，都没有实现“通过提高主频就可以简单地提升性能”的设想。
下面来看取指过程。
对于SNB/IVB而言，当下一条指令的地址确定之后，就会同时查询L1I$和μop$（下面就提到），一次可以从I$取得16B的代码段。然后，取得的指令会被放入下面的预译码缓存中。预译码器会划分这些指令的边界，并对指令前缀进行译码。随后，经过预译码的指令以每个CC 6条的速度，送入下面的指令队列中，准备接受译码。SNB/IVB的指令队列长度未知，但由于早在Merom架构时，其长度就达到了18条，因此几乎可以肯定这里的指令队列长于18条。
对于BDZ/PDV而言，取指模块仍然是由两个核心共享的。在两个核心都活动的情况下，它最多可以一次从I$取得32B的代码段；在一个核心活动的情况下，则是最多20B的代码段。当代码没有对齐时，取指的速率会有降低。指令在I$中划分边界，然后以32B/CC的速率，进入16个条目的指令码缓存，作用和Intel的指令队列是相同的。
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篇三:[cpu掉芯片]从沙子到芯片，看看CPU是如何制造出来的
1、沙子 / 硅锭硅是地壳中含量位居第二的元素。常识：沙子含硅量很高。硅 --- 计算机芯片的原料 --- 是一种半导体材料，也就是说通过掺杂，硅可以转变成导电性良好的导体或绝缘体。[注：半导体是导电性介于导体和绝缘体之间的一种材料。掺杂是一种手段，通常加入少量其它某种元素改变导电性。]熔融的硅 --- 尺寸：晶圆级 (~300毫米 / 12英寸)为了能用于制造计算机芯片，硅必须被提纯到很高的纯度(10亿个原子中至多有一个其它原子，也就是99.9999999%以上) 硅在熔融状态被抽取出来后凝固，该固体是一种由单个连续无间断的晶格点阵排列的圆柱，也就是硅锭。单晶硅锭 --- 尺寸：晶圆级(大约300毫米/12英寸) 硅锭的直径大约300毫米，重约100千克。单晶硅就是说整块硅就一个晶体，我们日长生活中见到的金属和非金属单质或化合物多数以多晶体形态存在。
2、硅锭 / 晶圆切割 --- 尺寸：晶圆级(大约300毫米/12英寸)硅锭被切割成单个的硅片，称之为晶圆。每个晶圆的直径为300毫米，厚度大约1毫米。晶圆 – 尺寸：晶圆级(大约300毫米/12英寸)晶圆抛光，直到无瑕，能当镜子照。Intel从供货商那里购买晶圆。目前晶圆的供货尺寸比以往有所上长，而平均下来每个芯片的制造成本有所下降。目前供货商提供的晶圆直径300毫米，工业用晶圆有长到450毫米的趋势。点击图片可在新窗口打开在一片晶圆上制造芯片需要几百个精确控制的工序，不同的材料上一层覆一层。下面简要介绍芯片的复杂制造过程中几个比较重要的工序。
3、光刻光刻胶的使用 --- 尺寸：晶圆级(大约300毫米/12英寸)光刻是用一种特殊的方法把某种图像印到晶圆上的过程。开始时使用一种称为光刻胶的液体，把它均匀的浇注到旋转的晶圆上。光刻胶这个名字的来源于是这样的，人们发现有一种物质对特定频率的光敏感，它能够抵御某种特殊化学物质的腐蚀，蚀刻中涂覆刻它可起到保护作用，蚀掉不想要的材质。曝光 --- 尺寸：晶圆级(大约300毫米/12英寸)光刻胶硬化后，用一定频率的紫外线照射后变得可溶。曝光过程需要用到膜片，膜片起到印模的作用，如此一来，只有曝光部分的光刻胶可溶。膜片的图像(电路)印到了晶圆上。电路图像要经过透镜缩小，曝光设备在晶圆上来回移动多次，也就是说曝光多次后电路图才能彻底印上去。[注：跟古老的照相机底片的原理类似]溶解光刻胶 --- 尺寸：晶圆级(大约300毫米/12英寸)通过化学过程溶解曝光的光刻胶，被膜片盖住的光刻胶保留下来。
4、离子注入 离子注入 --- 尺寸：晶圆级(大约300毫米/12英寸)覆盖着光刻胶的晶圆经过离子束(带正电荷或负电荷的原子)轰击后，未被光刻胶覆盖的部分嵌入了杂质(高速离子冲进未被光刻胶覆盖的硅的表面)，该过程称为掺杂。由于硅里进入了杂质，这会改变某些区域硅的导电性(导电或绝缘，这依赖于使用的离子)。这里展示一下空洞(well)的制作，这些区域将会形成晶体管。[注：据说这种用于注入的带电粒子被电场加速后可达30万千米/小时] 去除光刻胶--- 尺寸：晶圆级(大约300毫米/12英寸)离子注入后，光刻胶被清除，在掺杂区形成晶体管。 晶体管形成初期 --- 尺寸：晶体管级(大约50～200纳米) 图中是放大晶圆的一个点，此处有一个晶体管。绿色区域代表掺杂硅。现在的晶圆会有几千亿个这样的区域来容纳晶体管。
5、刻蚀 刻蚀 --- 尺寸：晶体管级(大约50～200纳米)为了给三门晶体管制造一个鳍片(fin)，上述光刻过程中，使用一种称为硬膜片(蓝色)的图像材料。然后用一种化学物质刻蚀掉不想要的硅，留下覆盖着硬膜片的鳍片。
6、临时门的形成 二氧化硅门电介质 --- 尺寸：晶体管级(大约50～200纳米)在光刻阶段，部分晶体管用光刻胶覆盖，把晶圆插入到充满氧的管状熔炉中，产生一薄层二氧化硅(红色)，这就造就了一个临时门电介质。 多晶硅门电极 --- 尺寸：晶体管级(大约50～200纳米)在光刻阶段，制造一层多晶硅(黄色)，这就造就了一个临时门电极。绝缘 --- 尺寸：晶体管级(大约50～200纳米)在氧化阶段，整个晶圆的二氧化硅层(红色透明)用于跟其它部分绝缘。 英特尔使用”最后门” (也称为 “替代金属门”)技术制作晶体管金属门。这种做法的目的是确保晶体管不出现稳定性问题，否则高温的工序会导致晶体管不稳定。
7、“最后门” 高K/金属门的形成 [注：介电常数K为高还是低是相对的，但英特尔的标准跟业界不同，业界普遍采用IBM的标准，用低K介质能减少漏电流，但是加工困难，目前大规模数字电路多用高K介质。]牺牲门的去除 --- 尺寸：晶体管级(大约50～200纳米)用膜片工序里的做法，临时(牺牲)门电极和门电介质被刻蚀掉。真实门现在就会形成了，因为第一门被去掉了，该工序称为“最后门”。高K电介质的使用 --- 尺寸：晶体管级 (大约50～200纳米)在称为”原子层”沉积的过程中，晶圆表面覆了一层分子。图中黄色层代表这些层中的两层。使用光刻技术，在不想要的区域(例如透明二氧化硅的上面)里，高K材质被刻蚀掉。 金属门 --- 尺寸：晶体管级 (大约50～200纳米)晶圆上形成金属电极 (蓝色)，不想要的区域用光刻的办法刻蚀掉。 跟高K材料配合(薄薄的黄色层)起来使用，可以改善晶体管性能，减少漏电流的产生，这是使用传统的二氧化硅 / 多晶硅门不能企及的。
8、金属沉积 晶体管就绪 --- 尺寸：晶体管级 (大约50～200纳米)晶体管的建造快竣工了。晶体管上方的绝缘层刻蚀出3个小洞，这3个洞里被填充上铜或其它材质，以便跟别的晶体管导通。 [注：晶体管也就是通俗意义上的三极管，需要3个引线脚，所以一个晶体管的绝缘层上得刻蚀出3个小洞]电镀 --- 尺寸：晶体管级 (大约50～200纳米)在该阶段，晶圆浸在硫酸铜溶液里，作为阴极，铜离子从阳极出发到达阴极，最后铜离子会沉积在晶体管表面。电镀后序 --- 尺寸：晶体管级 (大约50～200纳米) 经过电镀，铜离子在晶圆表面沉积下来形成薄薄的一层铜 。
9、金属层 抛光 --- 尺寸：晶体管级 (大约50～200纳米) 多余的材质会被机械抛光，直到露出光亮的铜为止。金属层 --- 尺寸：晶体管级(6个晶体管组合起来大约500纳米) 构造多重金属层以一种特殊的结构来导通(请考虑宏观世界中的“导线”)晶体管，这些“导线”怎么连接，要由某个型号处理器(例如第2代英特尔Core I5处理器)的架构师和设计团队来决定。尽管计算机芯片看上去十分平整，其实可能会超过30层，是一个十分复杂的电路。 一个放大的芯片看上去是由电线和晶体管组成的错综复杂的网络，该网络看上去像将来某天地面上建造成的多层高速公路系统。
当所有的内层连通以后，每个die上都会被附上阵列焊盘，这些焊盘是芯片跟外面世界的电气连接通道(图中未画出焊盘)。[注：我们常说的22纳米工艺就是指上述铜“导线”宽度，焊盘将来用于激光焊接CPU针脚或触点。Die一直没有对应的中文，但很多人都知道它是CPU的内部电路。]
晶圆分类 / 分离 晶圆分类 --- 尺寸 die级 (大约10毫米 / 大约0.5英寸) 接触晶圆上一些特别的点，逐个测试晶圆上的die的电气参数，跟正确结果吻合的die算是通过。尺寸：晶圆级(大约300毫米/12英寸)晶圆被切割成很多小块 (称为die)上述的晶圆包含了英特尔的处理器Ivy Bridge。
10、包装单个Die --- 尺寸：die级 (大约10毫米/大约0.5英寸)单个的die经过前面的工序后被切割成单件。这里显示的是英特尔22纳米微处理的代号Ivy Bridge的die。打包 --- 尺寸：包装级 (大约20毫米 / 大约1英寸)打包基板，die(电路部分)和导热盖粘在一起形成一个完整的处理器。绿色的基板具有电子和机械接口跟PC系统的其它部分通信。银色的导热盖可以跟散热器接触散发CPU产生的热量。 处理器 --- 尺寸：包装级 (大约20毫米 / 大约1英寸)完整的微处理器 (Ivy Bridge) 被称为人类制造出的最复杂的产品。实际上，处理器需要几百个工序来完成---上述仅仅介绍了最重要的工序--- 是在世界上最洁净的环境 下(微处理器工厂里) 完成的。[注，粉尘会导致电路短路，制造精密的电路必须在无尘的环境下进行。例如，目前计算机主板要求的无尘环境是1万等级，也就是说平均1万立方米空气中不得多于1粒粉尘。CPU电路更加精细，对无尘环境要求会更高]。
11、级别测试 / 完整的处理器 级别测试 --- 尺寸：包装级 (大约20毫米 / 大约1英寸)在这个最后的测试阶段，处理器要经过全面的测试，包括功能，性能，功耗。 筛选 --- 尺寸：包装级 (大约20毫米 / 大约1英寸)根据测试结果筛选，性能相同的处理器放一起，一个托盘一个托盘的存放，然后发给客户。 零售包装 --- 尺寸：包装级 (大约20毫米 / 大约1英寸) 生产和测试好的处理器供给系统制造商或以盒包的形式进入零售市场。 [注：从这一步容易了解到，盒包与散片质量无任何差别，在Intel看来，同一系列同一主频的U体制差别很小。]
来源：EETOP
