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闩锁效应一:经典：CMOS寄生特性之SnapBack/Latchup | 《芯苑》
Snap-Back和Latch-up应该是CMOS寄生特性里面最经典的理论了，其实他两个是同一个东西，都是NMOS和PMOS的寄生三极管等效电路开启进入正反馈状态下的回路导通状态，叫做Snap-back是因为当寄生回路触发导通之后，会迅速进入低阻状态，所以I-V曲线迂回呈现负阻状态，所以叫做Snap-back(侧重工作区域)。所谓Latch-up就是当这个寄生旁路触发导通之后，基本上NMOS和PMOS就被这个寄生旁路短路了，栅极几乎就没有作用了，类似被锁住了，所以中文叫做栅锁效应或者栓锁效应，或者闩锁效应(Latch-up, LU)。所以，当电路外界有一个大的浪涌电压/电流，就会触发栅锁效应，只要电路的电流没有大到烧毁，瞬间断开电源，重新启动还是有救的，所以想想为啥有的时候电脑莫名其妙死机，重启又OK，大部分就是这个原因。(当然很多设计就是要屏蔽外界的输入不稳的问题)
这个理论虽然是寄生特性的分析，但是后面很多器件和设计都会用到，最经典的就是ESD保护电路，还有将来要讲的IGBT器件，都要靠这个理论才能懂。所以我们要在这一章把这个理论学透(其实还是三极管理论，前面讲过的哦~~)。
我们先看看CMOS里面，一个NMOS和一个PMOS。如下图，NMOS的源漏(N+)与PWELL以及PMOS的NWELL组成一个NPN三极管。同理，PMOS的源漏(P+)与它的NWELL以及NMOS的PWELL也组成了一个PNP的三极管(图a)。所以他们各自的Well既作为自己BJT的基区，又作为另一个BJT的集电区(一个Vertical，一个Lateral)，所以串联起来就是一个PNPN的结构(图c)。(这里一定要理解透)
再来研究这个PNPN的结构，它是一个双稳态的结构(Bi-Stable state)，因为他是一个可恢复的二极管特性，这样就既可以是雪崩击穿下的导通状态，也可以是不导通下的截止状态。如下图，当A为阳极(Anode)，K为阴极(Cathode)，当外界电压为正偏(A接正电压，K接负电压)，此时，我们的PN结J1和J3是正偏，所以AK的电压几乎都反偏的加在了J2上 (这个可以理解吧~)，其实就是把它当成中间一个二极管的反偏特性来分析即可。此时量测它的I-V曲线可以得到三个区域特性(OFF, OFF->ON, ON)。
区域1 (OFF)：当阳极A和阴极K的电压很低时，因为J2反偏截止，所以几乎很少电流从阳极留到阴极，所以PNPN的器件处于截止关断状态，也叫正向阻断(Forward-Blocking)，或者叫做高阻抗状态(High-Impedance)。这个状态下的电流随着电压增大微微上升。
区域2(OFF->ON)：当阳极A和阴极K的电压进一步增加，直至PN结J2达到反向击穿电压(Breakdown)，则正向导通(Forward Breakover)会瞬间发生，所以此时叫做瞬态(Transient State)，器件从OFF切换到ON状态，使得I-V曲线呈现负阻状态，所以叫做Snap-back。而此时的电压为切换电压(Switch Voltage)为Vs。
区域3(ON)：当器件的PN结J2导通了之后，它就单纯是一个正向导通的二极管了，所以它的I-V曲线又变成了一个二极管的正向导通曲线，此时状态叫做正向导通状态(ON)，也叫正向导通(Forward Conducting)或者低阻抗状态(Low Impedance)。
所以在上述三种区域里，当工作在区域3时，器件就是ON状态，降低电压低于Switch Voltage时，可以使他进入区域1，器件就是OFF状态了，反之亦然(Vice Versa)。如果外部电路持续供给电流大于Ih，只要电路一直开启则PNPN电路就一直被锁定在ON的状态，这就是我们将的栓锁效应(Latch-up)。
下面我们继续从寄生三极管的电性来探讨栓锁效应(Latch-up)发生的条件，有助于我们理解如何降低栅锁效应，或者如何实时触发栅锁效应来达到ESD保护的作用。
刚开始我们就讲过了，PNPN结构就是两个寄生的BJT连在一起(如下图)，一个的基区是另外一个的集电区，所以Ib1=Ic2，Ib2=Ic1 (这个一定要理解透哦)。当这个电流乘以基区电阻能够使得EB结正向偏置(forward biased)，使得BC结反向偏置(Reverse Biased)，则这个BJT工作在主动放大区，所以Ic=α*Ie+Ico，其中α为共基极电流传输系数。所以对于NPN和PNP两个三极管而言分别的Ic1=α1*Ie1+Ico1 (1)，Ic2=α2*Ie2+Ico2 (2)，又由于基尔荷夫定律(Kirchhoff"s law)，I=Ic1+Ic2 (3)。所以将前两个带入第三个公式，即可得到I=(Ico1+Ico2)/[1-(α1+α2)]。所以当α1+α2接近1的时候，则总电流会接近无穷大，也就是ON的状态(break over)。
而在三极管中，α值是随着Ic增大而增大的(因为Ie不变)，而Ic来自于CB结的雪崩击穿(Avalanch Breakdown)，所以提高Vc是可以提高α的。当α1+α2=1，则总电流I为无穷大，PNPN进入区域3(ON)状态。而此时两个BJT三极管的EB结合CB结都工作在了正偏，所以此时两个BJT都进入了饱和区(SATUATION)。
所以理想情况下，发生Latch-up效应的充分必要条件是α1+α2=1，如果我们换算成β(共发射机电流放大系数)，根据β=α/(1-α)，得出必要条件为β1*β2=1。当然实际情况是我们还要考虑Well和Sub的阻值，所以我们实际情况发生栅锁效应的条件是β1*β2>>1。
从Snap-back曲线中可以看到有两个拐点(Knee-point)，一个是switch-point (Vs, Is)，一个是Hold-point (Vh, Ih)。这两个点上的dI/dV=0(也就是切线与X轴平行)。这两个点也是用来评估Latch-up特性的主要考量。
栅锁效应的触发机制(很重要哦)：
1. 两个EB结必须都要正偏，这样才能有足够的电流让第二个PN结J2也正偏，从而进入ON状态。
2. 理想情况下β1*β2=1，实际情况下β1*β2>>1。
3. 电路工作电压必须大于Holding voltage (Vh)，而浪涌电压(voltage surge)必须大于等于Switch电压(Vs)。才能turn-on PNPN结构进入正反馈。
4. 必须有足够的触发时间，才能从turn-on进入负阻到第二个拐点Holding point，此时才能够保持Latch-up。
栅锁效应的触发模式：
1. 电压增加(Input/output)，或者NW/PW雪崩击穿，这两个应该都比较容易理解，我就不说了。
2. Nwell到外部PW里的N+-S/D的穿通(punchthrough)：这个要靠design rule来解决了。
3. P-SUB与内部P+-S/D的穿通(punch-through)：其实就是导致P+-S/D到NW边缘的距离短了，所以β会增大。也是需要design rule来解决。
4. 寄生的Field transistor: 其实类似穿通吧。
5. 光电子或者辐射射线(Photocurrent/irradiation)：让两个EB结正向导通，所以自然就都进入放大区而触发栅锁效应了。
6. 源漏junction的雪崩击穿，或者Isub电流，这些都可以让EB结正向偏置，触发栅锁效应。
栅锁效应的防范措施：
一般有两种机理，一种叫做Latchup-Free(无latchup)，一种叫做Latchup-immune(免疫性)。这两种区别大了去了，前者表示我要让他在任何情况下永远都不会发生，而后者是指在Normal下不发生，但是如果有大电流浪(surge)涌或者注入(injection)，则还是会发生。学理上我们不可能free吧，所以都是在朝着后者去做免疫性提升，所以尽可能让Holding voltage (Vh)小于Vcc，方法如下：
1. 深阱或者倒置阱(Deep well or retrograde well)：减少current gain。
2. 减少电阻：减小well(基区)电压，防止EB结开启。
3. 减少Isub：同上。
4. Layout: 防止穿通/punch。
5. 设计: 放置current sink来减弱/拆分PNPN结，或者是在N-channel器件周围加P+ guard-ring，或者把场区增加使得NMOS和PMOS隔离远点(使得基区长度加大，所以beta就减小了)。
等等等等，都是围绕PNPN结构或者电流放大系数，或者EB结正向偏置。
栅锁效应是product qualification的必做项目，因为是电路里面的(NMOS+PMOS合成)，所以它必须在circuit才可以做，而在Device level没法做的哦。
希望此篇是Latch-up/Snap-back的终结篇了。
闩锁效应二:“闩锁效应”与“热插拔”
闩锁（Latch-up）
闩锁就是指CMOS器件所固有的寄生可控硅（SCR）被触发导通，在电源与地之间形成低阻抗大电流通路的现象。这种寄生SCR结构存在于CMOS器件内的各个部分，包括输入端、输出端、内部反相器等。当在电源端、输入端或输出端有较强的浪涌冲击时，就可能触发这些可控硅，产生闩锁。当闩锁电流达到一定强度持续一段时间，就可能造成器件的永久性损坏。
闩锁产生机理
图1表示一个简单的P阱CMOS结构，很显然，这种结构存在寄生的NPN和PNP晶体管，寄生NPN晶体管是纵向结构，其发射区是n+扩散区，基区是p阱，集电区是n型衬底。寄生PNP晶体管是横向结构，其发射区是p+扩散区，基区是n型衬底，集电区是p阱。图2是寄生双极晶体管构成的等效电路，n型衬底和p阱本身存在体电阻，分别以R1和R2表示。R1跨接在VDD与PNP管的基极之间，R2则跨接在NPN管的基极与VSS之间。在正常工作状态下，这种寄生的PNPN四层结构处于截止状态，不会产生异常电流。但是在某种外部条件的触发下，例如图2中的D1端的正尖峰电压高于VDD或者D2端的负尖峰电压低于VSS，这种PNPN四层正反馈结构就可能产生类似于可控硅的触发导通。此时，即使外部触发条件消失，导通电流仍然会维持，这种现象就是所谓有闩锁效应，也称为寄生可控硅效应。
由图可知，减小R1与R2可以提高CMOS电路的抗闩锁能力。因此在很多CMOS工艺中在P阱四周加上接VSS的p+扩散保护环，在PMOS管的四周加上接VDD的n+扩散保护环，如图1所示，并且在保护环上尽可能多开些金属引线孔，用金属互连线将保护环短接，以减小R1与R2，这样即可有效地防止闩锁效应。
图1：P阱CMOS结构
图2：P阱CMOS PNPN四层结构等效电路
闩锁（Latch-up）的触发条件
触发条件为CMOS电路的输入输出脚或电源地脚上出现一定的电流VLU或电压VLU。很多CMOS器件的Datasheet里都标明允许施加在输入端的电压在VDD+0.3V与VSS-0.3V之间，超过这个值就可能会引发闩锁。另外CMOS器件对于输出端的拉电流和灌电流也有相应的限值规定，超过规定的电流，就不能保证器件应用的可靠，或可能引发闩锁。
另外，当器件的电源电压超过其最大允许电压时，可能引发n衬底与P阱之间的雪崩击穿而闩锁。少数情况下，电源上的尖峰电压，也可能引发闩锁。
如何防止闩锁
从闩锁产生机理可知，防止闩锁就是要防止闩锁的触发条件产生。
下面介绍防止闩锁的一些具体措施：
1．带电插拔时，要求连接顺序为：GND、低电压电源、高电压电源、I/O。其中电压以绝对值计。相同幅值的正负电源同时上电，可使两者的影响相互抵消。
2．做好电源去耦，避免上电时或工作中，电源电压上冲或下冲导致的闩锁。
3．电源串电阻，限流，消除闩锁导致器件的损坏。
4．继电器等感性负载，加反接二极管吸收浪涌电流。
5．高低电压电源之间接二极管，避免在上下电时，低电压电源端电压超过高电压电源端过多，起箝位作用。
6．同电压的不同电源之间加两个相互反接的肖特基二极管。
7． AGND与DGND之间加两个相互反接的肖特基二极管。
图3：电源与地的防止闩锁电路
图4：CMOS I/O口的保护电路
8．驱动长线负载时，做好匹配，以减小过冲、下冲，允许的条件下，可在CMOS器件端口处加两个二极管，一个接地，一个接电源。
9．系统具有用户可操作的I/O，在I/O串接一个电阻限流，并可在端口处加两个二极管，一个接地，一个接电源。
10. 数字电路与模拟电路相接时，如下图，通过电阻分压比用二极管箝位效果要好。
图5：模拟电路与数字电路连接时的保护电路
器件的闩锁测试
器件的闩锁测试，就是模拟浪涌信号加在器件的电源、输入、输出端，看是否出现闩锁，即是否出现工作电流受浪涌冲击后迅速增大并超过一定的范围。测试包括：电源端的过电压冲击测试和输入输出端的过电流冲击测试。
热插拔介绍：
热插拔的英文翻译为Hotsocketing，或Hot swapping，或Hotplug-in。、指机框在上电状态下，将电路板插入机框或从机框中拔下电路板。
在电信设备的测试、维护过程中，由于系统不能中断，电路板的带电插拔情况普遍存在。为了保证器件不受损害和信号完整性，电路板必须有针对性的设计，特别是高速数字系统。带电插拔系统需要特别考虑的是确保系统运行中信号的完整性。此外，快速改变的电压和破坏性电流对设备的不利影响也是需要考虑的。保护性电路、元件和特殊的软件控制可以消除热插拔相关的不利影响。
按照电路带电插拔时对器件和信号的影响程度，把带电插拔的防护设计分为四个等级。介绍如下。但该四个等级是根据普通逻辑器件（如驱动器等）的电路结构来定义的，FPGA、CPLD等大逻辑器件的端口结构与普通逻辑器件有较大的区别，结构更加复杂，但仍可以等效为普通逻辑器件的热插拔等级。
1）0级防护
具有0级防护设计的电路板应在先关断主电源的情况下才能安全的带电插拔。它没有对瞬变电流或突变电压的抑制保护，插拔过程中插入电路板接口也不能进入高阻状态。如果插入电路板在系统没有断电情况下就进行带电插拔，板上的接口器件或其他元件很可能受到损坏。只能达到0级防护设计的电路板不能带电插拔。
2）1级防护（Partial Power Down）
具有1级防护设计的电路板在断电时能限制带电总线和插入电路板接口之间的电流，从而防止插入电路板受到损坏。这种瞬态电流限制就能保证在不打断主电源情况下带电插拔电路板，但是在带电插拔期间，主系统必须暂停信号传输。这种防护设计需要使用IOFF电路。
3）2级防护（Hot Insertion）
具有2级防护设计的电路板具有带电插拔性能，它能防止插入电路板插拔时的驱动冲突。2级防护设计除了具有1级防护设计的能力外，信号端还能在电源电压上升到指定值之前保持高阻状态，在电源电压超过这个指定值后会按照设置状态输出。电路板断电时，在电源电压下降到预定电压值之前输出保持为驱动逻辑电平，然后变成高阻状态。按照2级防护设计的要求，电路板带电插拔期间总线上的数据传输可能会被打断。2级防护设计既需要1级防护设计中的IOFF电路，也需要上电3态电路（PU3S）。
4）3级防护（Live Insertion）
具有3级防护设计的电路板在带电插拔时对系统电源和信号没有其他的限制、约束和要求。带电插拔和数据交换可同步进行，即在任何情况下进行插、拔操作都不会破坏数据，当然更不会损坏器件。为了达到这些要求，3级防护设计同时需要IOFF、PU3S和预充电I/O。
ALTERA对热插拔的定义
ALTERA对热插拔的定义如下。
热插拔的英文翻译为Hotsocketing，或Hot swapping，或Hotplug-in。热插拔特性是指在一个正在运行的系统中插入或者移出电路板时不会对系统或电路板造成破坏或损伤的能力。
具备热插拔特性的可编程逻辑器件必须有如下的特性：
驱动未上电的器件时不会对该器件造成损伤；
在器件未上电或上电的过程中，该器件没有向外驱动；
外部向器件I/O管脚的输入信号不会通过器件内部电路向器件的Vccio, Vccpd或者Vccint充电。
依据以上的定义，ALTERA具有热插拔特性的器件的热插拔等级相当于2级插拔等级以上。
ALTERA认为互联网、无线通讯和存储业的增长推动实时数据通讯呈指数倍的增长。在实时数据通讯业务中，运营商不能完全关闭系统进行维修、维护和升级，因为系统提供的业务或服务不能中断。
热插拔特性对于需要高可用性的系统和有冗余备份的系统至关重要，表1中列出了不同市场中的一些例子。
表1 不同市场对热插拔的需求
热插拔和上电顺序保护因为半导体制造技术的进步变得更加重要。随着半导体节点的不断缩小，要求功率IC提供更低的电压。同时，不同的I/O标准需要不同的电压。今天的PCB往往需要集成多种电压等级的器件，如5.0, 3.3, 2.5, 1.8和1.2V，要保证正确的上电顺序更加困难。
没有热插拔需求的多电压系统仍能从热插拔和上电顺序保护特性中受益。在一个多电压系统中，不同的电压往往由电压调节器提供。电压调节器的使用使得系统的上电顺序变得不容易预测。需要特定上电顺序的器件可能工作不正常，从而造成系统故障。
闩锁效应三:干货！集成电路工艺，闩锁效应和ESD电路设计（第二章节选-2）
干货！集成电路工艺，闩锁效应和ESD电路设计（第二章节选-2） 2017-06-03 温德通 EETOP EETOP微信号 eetop-1 功能介绍 EETOP电子网(中国电子顶级开发网）是国内最顶级的电子行业工程师社区，涉及：嵌入式、智能硬件、半导体集成电路设计及制造等。 为您分享论坛精华内容、行业最新资讯、产品及技术 。 网址：www.eetop.cn bbs.eetop.cn
内容简述：
本文选自第二章第一节，《集成电路工艺、闩锁效应和ESD电路设计》第二章分六节，第二节到第六节的内容暂时不会公开。第二章第二节到第六节的内容分别是：第二节. Hard Mask（硬光罩）工艺制程技术、第三节. 热载流子注入效应（HCI）与LDD结构、第四节. Polycide和Salicide（自对准硅化物）工艺制程技术、第五节. ESD IMP（静电保护离子注入）工艺制程技术、第六节. 平坦化以及金属（AL和Cu）互连工艺制程技术，这部分的内容都包括目前这些工艺集成在实际晶圆生产工艺流程中的应用，通过实际应用让大家快速的掌握实际的工艺集成技术。
第一节内容主要介绍集成电路隔离技术的发展过程，集成电路隔离技术从最初的PN隔离技术发展到LOCOS和STI隔离技术。
虽然PN结隔离技术工艺制程简单、成本低、成品率高，但是利用PN结隔离技术制造的集成电路集成度非常低，结电容大和高频性能差，并且它会引起CMOS自身固有的寄生PNP和NPN导通，它们之间会形成正反馈机制导致电源与地之间形成PNPN的低阻通路，电源与地之间产生大电流烧毁CMOS集成电路，这就是CMOS电路的闩锁效应，所以它并不适合制造比较先进的、高密度的CMOS。PN结隔离技术只被广泛应用于低成本的TTL集成电路。
为了改善利用PN结隔离技术制造的集成电路集成度低、结电容大和闩锁效应等问题，20世纪70年代半导体研发人员在LOCOS的基础上开发出LOCOS隔离技术方案。LOCOS隔离技术与PN结隔离技术非常类似，实际上LOCOS隔离技术就是把PN结隔离技术中的PW保护环换成氧化物，LOCOS隔离技术是PN结隔离技术的副产物，氧化物能很好地隔离器件，降低结电容，同时改善闩锁效应和寄生NMOS等问题。但是LOCOS隔离技术存在两个问题，鸟嘴效应和白带效应，鸟嘴效应严重影响了利LOCOS结隔离技术制造的集成电路集成度，白带效应效应会影响栅氧化层的击穿电压。20世纪80年代末期，研究人员发现LOCOS隔离技术还是不能满足高密度的集成电路的要求，因为最先进的LOCOS隔离技术的最小隔离距离大概是0.6u，LOCOS场氧的鸟嘴向每个方向的横向凹进的宽度是0.3u，所以LOCOS最小的器件与器件的距离是1.2u，它严重影响集成电路的集成度。由于存在鸟嘴效应，LOCOS被只被广泛应用于工艺特征尺寸0.3μ以上的CMOS和BiCMOS技术。
为了解决LOCOS隔离技术的鸟嘴效应和白带效应，研究人员在LOCOS的基础上开发出STI隔离技术方案，但是早期STI隔离技术的工艺集成也面临一些问题，例如早期在没有CMP（Chemical Mechanical Polishing）全局平坦化技术的时候，需要光刻和刻蚀去除多余的氧化物，并且产品良率非常低，早期的STI隔离技术并不适合用于实际集成电路生产。1983年，IBM发明了CMP技术，CMP技术的出现为STI隔离技术的实用化开辟了道路，1994年，CMP技术被应用于STI隔离技术的实际生产中。STI隔离技术与LOCOS隔离技术非常类似，只不过STI是采用凹进去的沟槽结构，它场区的氧化物不是通过热氧化生长的，而是采用HDP CVD（High Density Plasma CVD）的方式淀积的SiO2，所以STI隔离技术可以解决鸟嘴效应和白带效应。由于STI隔离技术的器件密度非常高，STI隔离技术被广泛应用于工艺特征尺寸在小于0.3u的集成电路。
《集成电路工艺、闩锁效应和ESD电路设计》一共五章内容，第一章介绍集成电路工艺制造技术的发展过程，第二章介绍工艺集成，第三章介绍主流的集成电路工艺制程技术，第四章介绍闩锁效应，第六章介绍ESD电路设计。未来我们会节选《集成电路工艺、闩锁效应和ESD电路设计》剩下章节的部分内容进行发布。
目前本书处于前期推广阶段，图书还没有正式出版，预计两到三个月后会出版。如果对本文或者《集成电路工艺、闩锁效应和ESD电路设计》有兴趣可以联系编著者本人或者负责本书的出版社。
第二章：典型工艺
2.1隔离技术---------------------------------------------------------------------------------------------（发表）
2.1.1 PN结隔离技术 ----------------------------------------------------------------------------（发表）
2.1.2 LOCOS（硅局部氧化）隔离技术 ----------------------------------------------------- （发表）
2.1.3 STI（浅沟槽）隔离技术 ---------------------------------------------------------------- （发表）
2.2 Hard Mask（硬掩膜版）刻蚀技术 --------------------------------------------------------------（暂时不发表）
2.2.1硬掩膜版简介 ---------------------------------------------------------------------------------（暂时不发表）
2.2.2硬掩膜版的应用 -----------------------------------------------------------------------------（暂时不发表）
2.3 热载流子注入效应（HCI）与LDD结构 --------------------------------------------------（暂时不发表）
2.3.1热载流子注入效应简介 ---------------------------------------------------------------（暂时不发表）
2.3.2 LDD结构的工艺应用 -------------------------------------------------------------------（暂时不发表）
2.4 Polycide和Salicide（自对准硅化物）技术 ---------------------------------------------- （暂时不发表）
2.4.1Polycide和Salicide简介 --------------------------------------------------------------- （暂时不发表）
2.4.2Polycide的工艺应用------------------------------------------------------------------- （暂时不发表）
2.4.3Salicide的工艺应用-------------------------------------------------------------------- （暂时不发表）
2.5 ESD IMP（静电保护离子注入）技术 ------------------------------------------------------ （暂时不发表）
2.5.1 ESD IMP简介 -----------------------------------------------------------------------------（暂时不发表）
2.5.2 ESD IMP的工艺应用 ------------------------------------------------------------------（暂时不发表）
2.6 后段平坦化以及金属（AL和Cu）互连技术 ------------------------------------------------（暂时不发表）
2.6.1后段平坦化------------------------------------------------------------------------------（暂时不发表）
2.6.2 AL互连技术-------------------------------------------------------------------------------（暂时不发表）
2.6.3 Cu互连技术-------------------------------------------------------------------------------（暂时不发表）
2.1隔离技术
半导体集成电路是通过平面工艺制程技术把成千上万颗不同的器件（如电阻、电容、二极管和MOS管等）制造在一块面积非常小的半导体硅片上，并按需要将它们连接在一起，形成具有一定功能的电路。集成电路工作时，集成电路里的各个器件的电压是不同的，必须要对它们之间进行相互绝缘隔离，保证器件之间不相互干扰，每个器件的工作都是独立的，从而实现电路的功能。隔离技术是半导体集成电路的关键，它决定了集成电路的性能和器件的密度。最初商业化的隔离技术是PN结隔离技术，它是利用PN结反向偏置时呈高电阻性，来达到相互绝缘隔离的目的。PN结隔离技术工艺制程比较简单，成品率高，价格便宜，但是利用PN结隔离技术制造的集成电路的密度非常低，它只被广泛应用于低成本的TTL集成电路。由于利用PN结隔离技术制造的集成电路集成密度非常低，并且如果利用PN结隔离技术制造CMOS集成电路，集成电路中寄生的NPN和PNP会形成正反馈导致PNPN的低阻通路导通形成闩锁效应，烧毁CMOS集成电路，所以它并不适合制作比较先进的、高密度的CMOS和BiCMOS集成电路。为了得到更好的隔离和更高的器件密度，后来半导体工程人员研发出LOCOS（Local Oxidation of Silicon硅的局部氧化）隔离技术。由于利用LOCOS隔离技术制造的集成电路能实现较高的器件密度，所以LOCOS隔离技术被广泛应用于工艺特征尺寸0.30μ以上的CMOS和BiCMOS集成电路。随着集成电路制造技术不断发展，LOCOS隔离技术并不适用于制造器件密度远大于107cm-2的CMOS集成电路，20世纪80年代出现了STI（Shallow Trench Isolation浅沟槽）隔离技术，由于利用STI隔离技术制造的集成电路能实现非常高的器件密度，所以STI隔离技术被广泛应用于特征尺寸0.30μ以下的CMOS集成电路。
2.1.1PN结隔离技术
为了理解PN结隔离技术，以最早出现的双极型集成电路为例，先了解双极型工艺制程技术流程，再通过双极型集成电路去分析PN结隔离技术。
双极型工艺制程技术流程主要包含以下八大主要步骤：
第一步、准备P型衬底硅（P-type-Substrate P型衬底）；
衬底的掺杂浓度一般是1015cm-3，晶向是（100）的轻掺杂P型硅。低的掺杂浓度可以减小集电极的结电容，提高集电极的击穿电压。
第二步、形成NBL（N-type-Burrier-Layer N型埋层）；
首先在P型衬底上生长一层二氧化硅作为阻挡层，再进行光刻和刻蚀处理，露出需要形成NBL埋层的区域，然后淀积N型杂质砷，通过退火使杂质扩散到衬底，同时激活砷离子，最后通过湿法刻蚀清除二氧化硅层。在N-EPI外延层和Psub衬底之间制作中等掺杂的NBL埋层，目的是减少双极型晶体管集电极的串联的电阻和减小寄生的PNP管的影响。
第三步、生长N-EPI（N-type-Epitaxy N型外延层）；
外延生长一层轻掺杂的N型外延硅，作为双极型晶体管的集电极，整个双极晶体管便是制作在这层N型外延层上的。为了减小结电容和提高击穿电压BVcbo，外延层必须是轻掺杂的。
第四步、形成PW保护环隔离；
生长一层二氧化硅作为阻挡层，再进行光刻和刻蚀处理，露出需要形成PW保护环的区域，然后淀积P型杂质硼，通过退火使杂质扩散到所需的结深，同时激活硼离子，形成PW保护环。PW保护环的结深要大于N型外延层的厚度，这样可以通过PW保护环隔离可以形成许多N型外延的孤岛，它们便是通过PN结隔离技术进行隔离的。电性上利用反偏的PN结实现双极型晶体管的电性隔离，因为反偏的PN漏电流非常小。最后通过湿法刻蚀清除二氧化硅层。
第五步、形成重掺杂DNW（Deep-N-Type-Well）集电极；
生长一层二氧化硅作为阻挡层，再进行光刻和刻蚀处理，露出需要形成集电极的区域，然后通过离子注入N型杂质磷，并退火激活磷离子，形成N型重掺杂DNW集电极，目的是减少双极型晶体管集电极的串联的电阻。最后通过湿法刻蚀清除二氧化硅层。
第六步、形成NPN基区（P-base）；
生长一层二氧化硅作为阻挡层，再进行光刻和刻蚀处理，露出需要形成基区的区域，然后通过离子注入P型杂质硼，通过退火激活硼离子，形成P型轻掺杂P-base基区。为了减小结电容，提高击穿电压BVcbo，提高电流增益，P-base与DNW和NBL不能重合，P-base基区必须是轻掺杂。最后通过湿法刻蚀清除二氧化硅层。
第七步、形成NPN发射极和集电极接触；
生长一层二氧化硅作为阻挡层，再进行光刻和刻蚀处理，露出需要形成发射极和集电极接触的区域，然后通过离子注入N型杂质砷，通过退火激活砷离子，形成N型重掺杂发射极和集电极接触。最后通过湿法刻蚀清除二氧化硅层。
第八步、形成基极和PW接触。
生长一层二氧化硅作为阻挡层，再进行光刻和刻蚀处理，露出需要形成基区和PW接触的区域，然后通过离子注入P型杂质硼，通过退火激活硼离子，形成P型重掺杂基区接触。最后通过湿法刻蚀清除二氧化硅层。
上面的工艺流程是前段器件级的工艺，如图2.1所示是双极型集成电路的剖面图。当前段工艺完成以后，在器件上淀积一层二氧化硅绝缘层，目的是把器件和互连的金属隔离，然后进行光刻和刻蚀，形成接触孔，并淀积金属层，接着进行光刻和刻蚀，形成互连线。
图2.1双极型集成电路剖面图
为了有效的隔离双极型集成电路各个器件，双极型集成电路各个PN结都是反偏的，保证PN结维持反向偏压是必不可少的，这种利用反偏PN结做器件隔离的技术在1959年首次获得专利，它是最早实用化的器件隔离技术。为了追求芯片商业利润的最大化，设计人员都希望两个器件做的尽量靠近，这样可以缩小单个芯片的面积，同时单位面积的硅片可以产出更多的芯片，提高晶圆的利用率。
以双极型集成电路中两个相互靠近的NPN为例，NPN的集电极DNW与PW保护环或者NBL和P型衬底的PN结是反偏的，它们会建立起一个的势垒高度，形成耗尽层。当相邻的两个NPN集电区相互靠近时，它们的耗尽层也相互靠近时，势垒高度开始减小，电子就更容易越过这个势垒形成漏电流，那么相邻的器件的集电极相互之间就会形成漏电流，增加了集成电路的功耗。同时它也影响了器件的隔离效果，所以相邻的器件间会有有一个最小的安全距离。因为PW保护环是轻掺杂的，DNW是重掺杂的，当N-EPI与PW保护环的耗尽区接触到DNW时，DNW与PW保护环的PN结表现为单边突变结，轻掺杂的PW保护环耗尽层的宽度会变大。当Psub偏置电压是0V时，当两个NPN的集电极分别加5V和3V电压时，两个NPN集电区的耗尽区距离会相互靠近，如图2.2所示是相邻的两个NPN集电极分别加5V和3V电压时的剖面图，灰色的区域是耗尽层，它与DNW、PW保护环和E-EPI层的掺杂浓度有关。它们的隔离效果除了与它们的偏置电压有关，也与DNW、PW保护环和E-EPI层的掺杂浓度有关。当NPN的集电极偏置电压越大时，PW耗尽层的宽度也越大，那么相邻器件的隔离距离会随着耗尽层宽度的增大而减小。为了达到比较好的隔离效果，工作电压越大的芯片，器件相互间的隔离距离也要越大，也就是PW保护环的宽度也要越大。也可以通过提高PW保护环的掺杂浓度，来减低PW保护环耗尽层的宽度，从而达到减小器件相互间的隔离距离的目的，但是提高PW保护环的掺杂浓度会间接增大集电区和PW保护环的寄生电容，从而影响双极型集成电路的工作速度，所以考虑集成电路器件密度的同时也需要对集电极和PW保护环的寄生电容做折衷考虑。
图2.2 NPN耗尽层宽度变化的剖面图
对于一个典型的集电区掺杂浓度为1016cm-3，P型衬底掺杂浓度为1015cm-3的双极型工艺制程技术，考虑到横向杂质的横向扩散距离大概4um左右，PW保护环的宽度是8um，对于10V偏压的NPN器件，集电区之间的间距可能需要12um。
除了考虑简单的隔离以外，还要考虑高压电路的寄生的场效应管问题。当金属线在两个NPN之间PW保护环的上方横向跨过时，它们就会形成寄生的场效应晶体管NMOS，相邻的两个NPN的集电区为该寄生NMOS的源和漏，金属线是栅，如图2.3所示。如果金属线的电压足够大，那么该寄生NMOS就有可能导通开启，那么原本隔离的两个NPN就可能漏电。而且它们之间的漏电流与NPN的集电区的距离是没有关系的，就算它们间距非常远也可能形成寄生NMOS导通漏电，只要有金属线从它们上方横向跨过，并且金属线的电压足够大。寄生NMOS的阈值电压与PW保护环的浓度和ILD（Inter Lay Dielectric）氧化层的厚度有关，为了提高寄生NMOS的阈值电压，可以提高PW保护环的浓度，但是提高PW保护环的浓度会增加集电区与Psub衬底的寄生电容，所以提高PW保护环的浓度的方法并不是最好的选择，那么就要考虑增加ILD氧化层的厚度去提高寄生NMOS的阈值电压，这个方法是最可取的，而且不会发生其它的效应。
图2.3 寄生的NMOS的剖面图
PN结隔离技术工艺制程简单，成本低，成品率高，并且能有效实现了双极型集成电路的平面隔离。但是PN结隔离技术集成电路集成度非常低，结电容大和高频性能差，并且利用PN结隔离技术制造CMOS集成电路时，它会引起CMOS自身固有的寄生PNP和NPN导通，并且它们之间会有正反馈机制导致它们之间会形成低阻通路的PNPN闩锁效应结构，产生电源与地之间的大电流烧毁CMOS集成电路，所以它并不适合制造比较先进的、高密度的CMOS和BiCMOS集成电路。PN结隔离技术只被广泛应用于低成本的TTL集成电路。
2.1.2LOCOS（硅局部氧化）隔离技术
为了改善利用PN结隔离技术制造的集成电路集成度低、结电容大和闩锁效应等问题，20世纪70年代半导体研发人员在LOCOS的基础上开发出LOCOS隔离技术方案。LOCOS隔离技术与PN结隔离技术非常类似，实际上LOCOS隔离技术就是把PN结隔离技术中的PW保护环换成氧化物，LOCOS隔离技术是PN结隔离技术的副产物，氧化物能很好地隔离器件，降低结电容，同时改善闩锁效应和寄生NMOS等问题。LOCOS被广泛应用于工艺特征尺寸0.3μ以上的CMOS和BiCMOS技术。
为了更好的理解LOCOS隔离技术，先简单介绍一下LOCOS隔离技术的工艺流程，它主要包括以下步骤：
第一步生长前置氧化层（PADOxide），缓冲Si3N4层对衬底的应力；
第二步生长Si3N4，它是场氧化的阻挡层；
第三步有源区AA（Active Area）区域光刻处理和刻蚀；
第五步场区氧化，形成硅局部场氧化物隔离器件。
第六步湿法刻蚀去除Si3N4。
LOCOS工艺流程如图2.4~图2.13所示。
1. 选取已经完成PW和NW离子注入的集成电路为初始步骤。图2.4是PW和NW的剖面图。
图2.4 PW和NW的剖面图
2. 淀积前置氧化层。利用常压化学气相淀积（APCVD- Atmospheric Pressure Chemical Vapor Deposition），在高温H2O或O2的环境中形成一层SiO2薄层，称为前置氧化层，厚度约150?~250?。淀积前置氧化层的目的是缓冲Si3N4层对衬底的应力，因为衬底硅的晶格常数与Si3N4的晶格常数不同，直接生长Si3N4会在衬底中形成应力，如果应力超过衬底硅的屈服强度就会在衬底硅中产生位错。较厚的氧化层可以有效的减小Si3N4层对衬底的应力。图2.5是淀积前置氧化层后的剖面图。
图2.5前置氧化层的剖面图
3. 淀积Si3N4层。利用低压化学气相淀积(LPCVD–Low Pressure CVD)，淀积一层厚度约1500 ?~1700 ?的Si3N4层，它是场氧化的阻挡层。图2.6是淀积Si3N4层后的剖面图。
图2.6 Si3N4层的剖面图
4. 淀积SiON层。利用LPCVD淀积一层厚度约200?的SiON层，作为光刻的防反射层。图是2.7 是淀积SiON层后的剖面图。
图2.7 SiON层的剖面图
5. 涂光刻胶。图2.8是涂光刻胶后的剖面图。
图2.8 涂光刻胶的剖面图
6. AA光刻处理。通过光刻（曝光、显影、坚膜等工序）将AA掩膜板（mask）上的图形转移到光刻胶上，定义出AA区域，AA区域上保留光刻胶。图2.9是AA光刻的剖面图。
图2.9 AA光刻的剖面图
7. AA干法刻蚀。利用热H3PO4与Si3N4反应去除晶圆上的Si3N4，最终形成AA图形。图2.10是AA干法刻蚀的剖面图。
图2.10 AA干法刻蚀的剖面图
8. 去除光刻胶。利用干法刻蚀和湿法刻蚀去除光刻胶，干法刻蚀利用O2燃烧分解大部分光刻胶，然后湿法刻蚀利用H2SO4&H2O2与光刻胶反应去掉残留的光刻胶。图2.11是去除光刻胶后的剖面图。
图2.11去除光刻胶后的剖面图
9. 淀积LOCOS场氧化物。利用APCVD淀积场氧化物，在高温H2O或O2的环境中生长一层厚度为4000?~4300?的SiO2层，作为LOCOS隔离的氧化物。Si3N4阻挡了氧化剂的扩散，使Si3N4下面的硅不被氧化，Si3N4的顶部也会生长出一层薄的氧化层。图2.12是生长场区SiO2的剖面图。
图2.12生长场区SiO2的剖面图
10.去除Si3N4层。因为Si3N4的顶部也会形成一层薄的氧化层，所以首先要去除该氧化层。湿法刻蚀，首先利用HF去除氧化层，再利用热H3PO4与Si3N4反应去除晶圆上的Si3N4。图2.13是去除Si3N4后的剖面图。
图2.13去除Si3N4后的剖面图
LOCOS隔离技术存在两个严重问题：一个问题是场区氧化层横向形成鸟嘴（bird’s beak），形成LOCOS场氧的过程中需要消耗掉大约44%的硅，氧原子既进行纵向扩散越过已生长的氧化物与正下方的硅反应生产成氧化物，氧原子也进行横向扩散与Si3N4掩膜下硅反应生产成氧化物。LOCOS场氧的中部是凸起的然后向两边横向延伸凹入Si3N4掩膜下的有源区，并且凹入Si3N4掩膜下的氧化物会逐渐变薄形成鸟嘴的形状，所以横向延伸凹入有源区的现象被称为鸟嘴效应（bird’s beak）。鸟嘴效应与LOCOS场氧的厚度和前置氧化层的厚度成正比关系，通常鸟嘴效应凹进有源区的长度度大于等于前置氧化层的厚度，并且LOCOS场氧的厚度或者前置氧化层的厚度越厚，鸟嘴效应就越显著。对于先进的LOCOS工艺隔离技术，前置氧化层的厚度大约300?，鸟嘴大概会横向向有源区凹进0.3u，鸟嘴效应减小了器件的有效宽度，从而减小了器件的电流。形成鸟嘴的同时，场区离子注入的杂质也会扩散到有源区边缘的里面，如果器件很窄，场区的杂质可能扩散到器件的沟道下方，它会提高器件的阈值电压，从而减小器件的电流，这一效应被称为窄沟道效应。改善鸟嘴效应的方法有两种，一种是减小前置氧化层的厚度，但是减小前置氧化层的厚度会造成衬底位错形成缺陷，因为很薄的前置氧化层的厚度不足以抵消Si3N4膜对衬底的应力，另一种是降低LOCOS场氧的厚度，但是降低LOCOS场氧的厚度会影响LOCOS对器件的隔离效果，也会造成寄生的场效应晶体管NMOS导通漏电。所以要对鸟嘴效应、前置氧化层的厚度和LOCOS场氧的厚度进行折中考虑。LOCOS隔离技术的另外一个问题是白带效应，也称Kooi Si3N4效应，LOCOS是在高温的湿氧的环境下反应生长的，而Si3N4也会在高温的湿氧的环境下生成NH3，NH3会扩散到Si/SiO2界面，并在Si/SiO2界面与Si反应形成Si3N4，这些Si3N4在有源区的边缘形成一条白带，这些Si3N4会影响后续生长的栅氧化层的质量并导致栅氧的击穿电压下降。为了消除Kooi Si3N4效应，目前最常用的方法是在生长栅氧化层之前，生长一层牺牲层氧化物SAC Oxide（Sacrificial Pre-Gate Oxide），通过SAC Oxide消耗掉Si3N4，然后再利用湿法刻蚀去掉SAC Oxide，这样可以有效的减小Kooi Si3N4效应。如图2.14是 LOCOS隔离技术的白带效应。
形成NH3的化学反应式 Si3N4 + H2O = SiO2 + NH3 -------------- （1）
形成Si3N4的化学反应式 Si+ NH3 = Si3N4 + H2 --------------- （2）
图2.14 LOCOS隔离技术的鸟嘴效应和白带效应
在LOCOS隔离技术的CMOS工艺集成电路中，MOSFET的源和漏扩散区的掺杂类型与衬底的掺杂类型是不同的，源漏与衬底实际上相当于PN结二极管，例如NMOS的源漏是把重掺杂的N型扩散区放在PW里，源漏与衬底形成N型二极管，PMOS的源漏是把重掺杂的P型扩散区放在NW里，源漏与衬底形成P型二极管，PMOS的衬底NW和NMOS的衬底PW形成二极管，PMOS的衬底NW和P-sub也会形成二极管。无论器件工作在开启还是关闭状态，MOS管的源漏与衬底的PN结都是零偏或者反偏的，所以它们的漏电流几乎为零，MOS管是被这种自身的PN结相互隔离的。如图2.15所示是0.35u 3.3V/5V工艺制程技术的器件偏置电压，MOS管的源漏与衬底之间，NW与PW之间形成的PN结都是零偏或者反偏的，它们可以达到相互隔离的效果。因为在CMOS集成电路中PMOS是紧邻NMOS，而NMOS的衬底PW对于NW又可以起到隔离的作用，它相当于BJT工艺中的PW隔离，PW可以隔离不同电压的NW的同时，也隔离了不同电压的PMOS。所以CMOS相当于节省了PW保护环的尺寸，但也不完全是，因为它还要考虑NMOS的漏端N型扩散区与PMOS的NW之间的耗尽区接触穿通问题，类似BJT工艺中的PW隔离的耗尽区隔离问题。如图2.16是3.3VNMOS漏端接3V电压与接3.3V电压的NW之间耗尽区相互靠近。接3V电压的NMOS漏端N型扩散区与接0V电压的PW形成耗尽区，接3.3V电压的NW与接0V电压的PW形成耗尽区，当它们之间的耗尽区相互靠近，它们之间的势垒高度开始减小，电子就更容易越过这个势垒形成漏电流，那么相邻的NMOS漏端N型扩散区与NW之间就会形成漏电流，所以需要考虑NMOS漏端N型扩散区与NW的穿通问题。类似的情况还有PMOS漏端P型扩散区与PW的穿通问题。
图2.15 0.35u 3.3V/5V工艺技术的器件偏置电压
图2.16 3.3V NMOS漏端N+扩散区与NW之间耗尽区相互靠近
利用LOCOS 隔离技术制造的CMOS集成电路工艺也存在寄生场效应晶体管的问题。当金属引线从NMOS的漏端N型扩散区与PMOS的NW之间的PW上方跨过时，将会形成寄生的场效应晶体管NMOS，NMOS漏端N型扩散区如同寄生的NMOS的源端，NW如同寄生的NMOS的漏端，金属互连线是寄生的NMOS的栅极。如图2.17是NMOS漏端N型扩散区与NW之间形成寄生的场效应晶体管。在寄生场效应晶体管NMOS中，LOCOS和ILD的厚度相当于栅氧化层，因为LOCOS和ILD的厚度都比较厚，寄生场效应晶体管NMOS的阈值电压大概在12V左右，对于低压CMOS工艺制程技术的集成电路，它的工作电压小于等于5V，LOCOS隔离工艺技术已经可以有效的解决低压CMOS工艺制程技术寄生的场效应晶体管的导通形成漏电的问题。但是对于高压HV-CMOS和BCD工艺制程技术，它们的工作电压高达40V，它们依然会导致寄生的场效应晶体管开启。
图2.17 NMOS漏端N型扩散区与NW之间形成寄生的场效应晶体管NMOS
为了解决高压HV-CMOS和BCD集成电路寄生场效应晶体管的问题，在生长场氧之后，要增加一道场区离子注入工艺流程，目的是提高寄生场效应晶体管的阈值电压，这样可以有效地改善因为寄生场效应晶体管的导通而形成漏端的问题。
场区离子注入工艺流程如图2.18~图2.22。
1. 涂光刻胶。图2.18是光刻胶的剖面图。
图2.18光刻胶的剖面图
2. 场区离子注入光刻处理。通过光刻技术（曝光、显影、坚膜等工序）将场区离子注入的掩膜板上的图形转移到光刻胶上，定义出场区离子注入区域，非场区离子注入上保留光刻胶。场区离子注入的掩膜板和PW掩膜板是相同的。图2.19 是场区离子注入光刻的剖面图。
图2.19 场区离子注入光刻的剖面图
3. 场区离子注入。场区离子注入的目的是提高寄生场效应晶体管NMOS的阈值电压。因为这道工序要求离子穿透很厚的LOCOS场氧化层，把离子注入LOCOS与Si的界面，所以选择比较轻的硼离子作为离子注入的掺杂源，并且离子注入的能量很高，另外高能量的硼离子会直接穿透没有场氧化层的区域进入衬底Psub，所以场区离子注入不会影响正常的NMOS的电特性。这道场区离子注入不能在淀积LOCOS场氧之前，因为生长场氧时会消耗44%的硅，在高温的环境下硼离子会严重扩散，所以在淀积LOCOS场氧之前进行场区离子注入会严重影响这道场区离子注入的效果，那么调节阈值电压的效果就不明显，因此这道工艺必须在生长场氧化层之后。图2.20是场区硼离子注入的剖面图。
图2.20 场区硼离子注入的剖面图
4. 去除光刻胶。利用干法刻蚀和湿法刻蚀去除光刻胶，干法刻蚀利用O2燃烧分解大部分光刻胶，然后湿法刻蚀利用H2SO4&H2O2与光刻胶反应去掉残留的光刻胶。图2.21是去除光刻胶后的剖面图。
图2.21去除光刻胶的剖面图
2.1.3STI（浅沟槽）隔离技术
20世纪80年代末期，研究人员发现LOCOS隔离技术还是不能满足高密度的集成电路的要求，因为最先进的LOCOS隔离技术的最小隔离距离大概是0.6u，LOCOS场氧的鸟嘴向每个方向的横向凹进的宽度是0.3u，所以LOCOS最小的器件与器件的距离是1.2u，它严重影响集成电路的集成度。为了解决LOCOS隔离技术的鸟嘴效应和白带效应，研究人员在LOCOS的基础上开发出STI隔离技术方案，但是STI隔离技术的工艺集成面临许多问题，例如早期在没有CMP（Chemical Mechanical Polishing）全局平坦化技术的时候，需要光刻和刻蚀去除多余的氧化物，并且产品良率非常低，早期的STI隔离技术并不适合用于实际集成电路生产。1983年，IBM发明了CMP技术，CMP技术的出现为STI隔离技术的实用化开辟了道路，1994年，CMP技术被应用于STI隔离技术的实际生产中。STI隔离技术与LOCOS隔离技术非常类似，只不过STI是采用凹进去的沟槽结构，它场区的氧化物不是通过热氧化生长的，而是采用HDP CVD（High Density Plasma CVD）的方式淀积的SiO2，所以STI隔离技术可以解决鸟嘴效应和白带效应。由于STI隔离技术的器件密度非常高，STI隔离技术被广泛应用于工艺特征尺寸小于0.3u的集成电路。
STI隔离技术首先是利用各向异性的干法刻蚀技术在隔离区域刻蚀出深度大概2500?~3500?的浅沟槽，然后利用HDP CVD淀积SiO2，再通过CMP平台化技术对STI进行平台化，去除多余的氧化层，Si3N4 是CMP抛光的终点。最后去除Si3N4 和前置氧化层。
为了更好的理解STI隔离技术，先简单介绍一下STI的工艺制程技术的工艺流程，它主要包括以下步骤：
第一步生长前置氧化层，缓解后续步骤形成Si3N4层对衬底的应力；
第二步生长Si3N4，它是STI CMP的停止层，也是场区离子注入的阻挡层；
第三步AA区域光刻处理和刻蚀；
第四步场区侧壁氧化修复刻蚀损伤；
第六步利用HDP CVD淀积场区SiO2，形成场区氧化物隔离器件；
第七步利用CMP去除多余的氧化物，进行STI氧化物平整化；
第八步利用湿法刻蚀去除Si3N4。
STI工艺流程如图2.22~图2.40。
1. 选取P-type的裸片作为衬底。图2.22 P型衬底剖面图.
图2.22 P型衬底剖面图
2. 淀积前置氧化层。利用APCVD在高温H2O或O2的环境中形成一层SiO2薄层，厚度约150?~250?。淀积前置氧化层的目的是缓冲Si3N4层对衬底的应力，因为衬底硅的晶格常数与Si3N4的晶格常数不同，直接生长Si3N4会在衬底中形成应力，如果应力超过衬底硅的屈服强度就会在衬底硅中产生位错。较厚的氧化层可以有效的减小Si3N4层对衬底的应力。图2.23是前置氧化层的剖面图。
图2.23 前置氧化层的剖面图
3. 淀积Si3N4层。利用LPCVD淀积一层厚度约1500 ?~1700 ?的Si3N4层，它是场区离子注入的阻挡层和STI CMP的停止层。图2.24是Si3N4层的剖面图。
图2.24 Si3N4的剖面图
4. 淀积SiON层。利用LPCVD淀积一层厚度约200 ?的SiON层，作为光刻的防反射层。图是2.25 是SiON层的剖面图。
图2.25 SiON的剖面图
5. 涂光刻胶。图2.26是涂光刻胶的剖面图。
图2.26 光刻胶的剖面图
6. AA光刻处理。通过光刻技术（曝光、显影、坚膜等工序）将AA掩膜板上的图形转移到光刻胶上，定义出AA区域，AA区域上保留光刻胶。图2.27 是AA光刻的剖面图。
图2.27 AA光刻的剖面图
7. AA干法刻蚀。基于氟的反应离子刻蚀(RIE)形成STI沟槽，沟槽的深度大概2500?~3500?，沟槽侧壁的角度在75~80度之间。图2.28是AA刻蚀的剖面图。
图2.28 AA刻蚀的剖面图
8. 去除光刻胶。利用干法刻蚀和湿法刻蚀去除光刻胶，干法刻蚀利用O2燃烧分解大部分光刻胶，然后湿法刻蚀利用H2SO4&H2O2与光刻胶反应去掉残留的光刻胶。图2.29是去除光刻胶后的剖面图。
图2.29去除光刻胶的剖面图
9. STI侧壁的热氧化，形成SiO2。利用APCVD热氧化生长一层很薄的厚度大概250?~350?的SiO2，修复STI侧壁的刻蚀损伤，使沟槽底部和顶部的拐角圆一些，防止STI的拐角太尖，形成漏电，同时可以防止后续场区离子注入的光刻胶污染硅衬底。二氧化硅薄膜可以作为后续 HDP CVD工序的缓冲，因为HDP CVD工艺是淀积的同时也进行溅射刻蚀，该层二氧化硅薄膜可以保护衬底硅。图2.30是热氧化后的剖面图。
图2.30 热氧化后的剖面图
11. 淀积STI场区氧化层。利用HDP CVD淀积一层很厚的的SiO2层，厚度约4500 ?~5000 ?。因为HDP CVD是用高密度的离子电浆轰击，它可以防止CVD填充时洞口过早封闭，产生空洞现象，HDP CVD的台阶覆盖率非常好，它可以有效的填充STI的空隙。图2.31是淀积SiO2的剖面图。
图2.31淀积SiO2的剖面图
12. 涂光刻胶。图2.32是涂光刻胶的剖面图。
图2.32 涂光刻胶的剖面图
13. AR（Active Area Reverse）光刻处理。利用AA层反版再进行尺寸缩小逻辑运算，得到AR光罩。通过光刻技术（曝光、显影、坚膜等工序）将AR掩膜板上的图形转移到光刻胶上，定义出AR区域，非AR区域上保留光刻胶。AR的目的是通过干法刻蚀去除大块AA区域上的大块SiO2，那么整个芯片上只留下小块的SiO2，这样有助于后续STI CMP工艺完全去除表面凹凸不平的SiO2，得到更平整均匀的表面，同时也可以防止大块AA上的SiO2在STI CMP工艺时因为应力过大而损伤AA。图3.33是AR光刻的剖面图。
图2.33 AR光刻的剖面图
14. AR干法刻蚀。利用干法蚀刻去除大块AA 区域上的的SiO2，刻蚀最终停在Si3N4上。图2.34是AA反向刻蚀的剖面图。
图2.34 AR刻蚀的剖面图
15. 去除光刻胶。利用干法刻蚀和湿法刻蚀去除光刻胶，干法刻蚀利用O2燃烧分解大部分光刻胶，然后湿法刻蚀利用H2SO4&H2O2与光刻胶反应去掉残留的光刻胶。图2.35是去除光刻胶后的剖面图。
图2.35去除光刻胶的剖面图
16. STICMP平坦化。通过CMP进行STI全局平坦化，Si3N4作为STI CMP的停止层，考虑到工艺的裕量，要把Si3N4上的SiO2完全清除，防止SiO2覆盖在Si3N4上影响后续步骤Si3N4的刻蚀。当终点侦测器侦测到Si3N4反射回来的信号时还需要再研磨一段时间，但Si3N4的硬度较大，SiO2研磨速率会更快，所以STI 区域的SiO2会比Si3N4区域低一点。图2.36是STI CMP的剖面图。
图2.36 STI CMP的剖面图
17. 去除Si3N4层。利用热H3PO4与Si3N4反应去除晶圆上的Si3N4。图2.37是去除Si3N4后的剖面图。
图2.37 去除Si3N4后的剖面图
在利用STI隔离技术的CMOS工艺集成电路中，与LOCOS隔离技术类似，也要考虑NMOS的漏端与NW之间的穿通问题，以及PMOS漏端与PW之间的穿通问题。如图2.38是0.18u 1.8V/3.3V工艺技术的器件偏置电压，它们之间形成的PN结都是处于零偏或者反偏的，可以达到相互隔离的效果。图2.39是3.3V NMOS漏端接3V电压与3.3V电压的NW之间穿通问题。NMOS漏端与PW形成耗尽区，3.3V NW与PW形成耗尽区，当它们的耗尽区相互靠近时，它们之间的势垒高度开始减小，电子就更容易越过这个势垒形成漏电流，所以需要考虑NMOS漏端与NW的穿通问题。PMOS漏端与PW的穿通问题也是类似的情况。
图2.38 0.18u 1.8V/3.3V工艺技术的器件偏置电压
图2.39 3.3V NMOS漏端与NW之间穿通问题
在利用STI 隔离技术的CMOS集成电路中，同样也存在寄生场效应晶体管NMOS导通形成漏电的问题，与LOCOS隔离技术类似，当金属引线从NMOS的漏端与PMOS的NW之间的PW上方跨过时，也会形成寄生的场效应晶体管NMOS，如图2.40是NMOS漏端与NW之间形成寄生的NMOS。虽然在STI隔离技术中，也已经可以有效的解决低压CMOS工艺寄生的场效应晶体管的问题，但是对于HV-CMOS和BCD集成电路，高压器件工作电压高达40V，它们依然会导致寄生的场效应晶体管开启。
图2.40 NMOS漏端与NW之间形成寄生的场效应晶体管
为了解决寄生的场效应晶体管的问题，对于HV-CMOS和BCD集成电路，工程人员会在HDP CVD淀积之前，增加一道场区离子注入工艺流程，目的是提高寄生的场效应晶体管的阈值电压，这样可以有效的改善寄生的场效应晶体管的形成漏电的问题。
场区离子注入工艺流程如图2.41~图2.45。
1. 涂光刻胶。图2.41是光刻胶的剖面图。
图2.41光刻胶的剖面图
2. 场区离子注入光刻处理。通过光刻技术（曝光、显影、坚膜等工序）将场区离子注入的掩膜板上的图形转移到光刻胶上，定义出场区离子注入区域，非场区离子注入的区域上保留光刻胶。场区离子注入的掩膜板和PW掩膜板是相同的。图2.42 是场区离子注入光刻的剖面图。
图2.42 场区离子注入光刻的剖面图
3. 场区离子注入。提高寄生NMOS的阈值电压，Si3N4作为阻挡层，硼离子只会注入没有Si3N4和光刻胶覆盖的区域，因为这道工序只要求离子注入的硅表面，离子注入的能量比较低，所以硼离子无法穿透Si3N4。也可以把这道工序移到淀积HDPCVD之后，不过离子注入的能量要非常高才能穿透很厚的STI氧化层。图2.43是场区硼离子注入的剖面图。
图2.43 场区硼离子注入的剖面图
4. 去除光刻胶。利用干法刻蚀和湿法刻蚀去除光刻胶。干法刻蚀利用O2燃烧分解大部分光刻胶，然后湿法刻蚀利用H2SO4&H2O2与光刻胶反应去掉残留的光刻胶。图2.44是去除光刻胶后的剖面图。
图2.44去除光刻胶的剖面图
5. 利用HDP CVD淀积SiO2。利用HDP CVD淀积一层很厚的的SiO2层，厚度约4500 ?~5000 ?。因为HDP CVD是用高密度的离子电浆轰击，它可以防止CVD填充时洞口过早封闭，产生空洞现象，HDP CVD的台阶覆盖率非常好，它可以有效的填充STI的空隙。图2.47是淀积SiO2的剖面图。
图2.45淀积SiO2的剖面图
HDPCVD淀积SiO2后，后续的步骤与正常的工艺流程是一样的。
利用STI隔离技术制造的集成电路也有几个需要注意的问题，第一个与沟槽上方的拐角有关，沟槽上方的拐角不能太尖，否则会造成沟槽侧壁反型，从而造成器件的亚阈值漏电流过大，因为在一个MOS管中，多晶硅栅会延伸到STI场氧化层上，以保证多晶硅栅可以完全控制源漏之间的沟道，STI侧壁的热氧化可以有效的改善这个问题。图2.46是STI刻蚀后和STI侧壁的热氧化的剖面图，图（b）是STI侧壁的热氧化后STI的拐角变得圆。第二个是白带效应，STI侧壁的热氧化也会引起轻微的白带效应，不过可以通过后续的SAC oxide工艺步骤消除白带效应。第三个与STI的厚度有关，STI的氧化层高度必须比有源区高，因为在后续的工艺不断会有酸槽，会消耗一部分氧化物。如果到了多晶硅栅刻蚀步骤，沟槽与有源区交界的区域的氧化层比有源区低，会造成多晶硅栅在有源区边缘有残留，导致电路短路。图2.47是STI的高度在后续工艺的过程中不断降低，在淀积多晶硅之前，STI与有源区交界的地方形成凹槽，图（f）是多晶硅栅在有源区边缘有残留。
图2.46 STI刻蚀后和STI侧壁的热氧化的剖面图
图2.47 多晶硅栅刻蚀残留
编著者：
温德通，本科毕业于西安电子科技大学，2008年至2010年就职于中芯国际集成电路制造(上海)有限公司，2010年至今就职于晶门科技(深圳)有限公司，从事集成电路工艺，器件，Latch Up和ESD电路设计相关的工作。
联系方式：[email protected] 出版社负责人：吕 潇，机械工业出版社。
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特别鸣谢：
刘胜厚，本科毕业于西安电子科技大学，硕士毕业于北京大学，博士毕业于香港科技大学，就职于厦门市三安集成电路有限公司
娄永乐，本科和博士毕业于西安电子科技大学，在校任教
孟 超，本科毕业于西安电子科技大学，硕士毕业于复旦大学，就职于IBM上海分公司
王彦龙，本科和硕士毕业于西安电子科技大学，就职于华为技术有限公司
邵要华，本科和硕士毕业于西安电子科技大学，创业
何 滇，本科和硕士毕业于西安电子科技大学，日本早稻田大学硕士学位，创业
汤立奇，本科毕业于西安电子科技大学，就职于华为技术有限公司
吕 潇，本科毕业于西安电子科技大学，就职于机械工业出版社
张海涛，本科毕业于西安电子科技大学，就职于达新半导体有限公司
姜绍达，本科毕业于西安电子科技大学，就职于中芯国际集成电路制造（天津）有限公司
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