【www.shanpow.com--手抄报内容】
amobbs一:硬件工程师面试试题，超简单的 (amoBBS 阿莫电子论坛)
模拟电路
1、基尔霍夫定理的内容是什么？（仕兰微电子）
2、平板电容公式(C=εS/4πkd)。（未知）
3、最基本的如三极管曲线特性。（未知）
4、描述反馈电路的概念，列举他们的应用。（仕兰微电子）
5、负反馈种类（电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈）；
负反 馈的优点（降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非 线性失真，有效地扩展放大器的通频带，自动调节作用）（未知）
6、放大电路的频率补偿的目的是什么，有哪些方法？（仕兰微电子）
7、频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法。（未知）
8、给出一个查分运放，如何相位补偿，并画补偿后的波特图。（凹凸）
9、基本放大电路种类（电压放大器，电流放大器，互导放大器和互阻放大器），优缺 点，特别是广泛采用差分结构的原因。（未知）
10、给出一差分电路，告诉其输出电压Y+和Y-,求共模分量和差模分量。（未知）
11、画差放的两个输入管。（凹凸）
12、画出由运放构成加法、减法、微分、积分运算的电路原理图。并画出一个晶体管级的 运放电路。（仕兰微电子）
13、用运算放大器组成一个10倍的放大器。（未知）
14、给出一个简单电路，让你分析输出电压的特性（就是个积分电路），并求输出端某点 的 rise/fall时间。(Infineon笔试试题)
15、电阻R和电容C串联，输入电压为R和C之间的电压，输出电压分别为C上电压和R上电 压，要求制这两种电路输入电压的频谱，判断这两种电路何为高通滤波器，何为低通滤 波器。当RC<< period - setup – hold
16、时钟周期为T,触发器D1的建立时间最大为T1max，最小为T1min。组合逻辑电路最大延 迟为T2max,最小为T2min。问，触发器D2的建立时间T3和保持时间应满足什么条件。（华 为）
17、给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决 定最大时钟的因素，同时给出表达式。（威盛VIA 2003.11.06 上海笔试试题）
18、说说静态、动态时序模拟的优缺点。（威盛VIA 2003.11.06 上海笔试试题）
19、一个四级的Mux,其中第二级信号为关键信号 如何改善timing。（威盛VIA 2003.11.06 上海笔试试题）
20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入， 使得输出依赖于关键路径。（未知）
21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优 点），全加器等等。（未知）
22、卡诺图写出逻辑表达使。（威盛VIA 2003.11.06 上海笔试试题）
23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛）
24、please show the CMOS inverter schmatic,layout and its cross sectionwith P- well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威 盛笔试题circuit design-beijing-03.11.09）
25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain?
26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？（仕兰微电子）
27、用mos管搭出一个二输入与非门。（扬智电子笔试）
28、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。（威盛笔试题circuit design-beijing-03.11.09）
29、画出NOT,NAND,NOR的符号，真值表，还有transistor level的电路。（Infineon笔 试）
30、画出CMOS的图，画出tow-to-one mux gate。（威盛VIA 2003.11.06 上海笔试试题）
31、用一个二选一mux和一个inv实现异或。（飞利浦－大唐笔试）
32、画出Y=A*B+C的cmos电路图。（科广试题）
33、用逻辑们和cmos电路实现ab+cd。（飞利浦－大唐笔试）
34、画出CMOS电路的晶体管级电路图，实现Y=A*B+C(D+E)。（仕兰微电子）
35、利用4选1实现F(x,y,z)=xz+yz’。（未知）
36、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现（实际上就是化 简）。
37、给出一个简单的由多个NOT,NAND,NOR组成的原理图，根据输入波形画出各点波形。 （Infineon笔试）
38、为了实现逻辑（A XOR B）OR （C AND D），请选用以下逻辑中的一种，并说明为什 么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 答案：NAND（未知）
39、用与非门等设计全加法器。（华为）
40、给出两个门电路让你分析异同。（华为）
41、用简单电路实现，当A为输入时，输出B波形为…（仕兰微电子）
42、A,B,C,D,E进行投票，多数服从少数，输出是F（也就是如果A,B,C,D,E中1的个数比0 多，那么F输出为1，否则F为0），用与非门实现，输入数目没有限制。（未知）
43、用波形表示D触发器的功能。（扬智电子笔试）
44、用传输门和倒向器搭一个边沿触发器。（扬智电子笔试）
45、用逻辑们画出D触发器。（威盛VIA 2003.11.06 上海笔试试题）
46、画出DFF的结构图,用verilog实现之。（威盛）
47、画出一种CMOS的D锁存器的电路图和版图。（未知）
48、D触发器和D锁存器的区别。（新太硬件面试）
49、简述latch和filp-flop的异同。（未知）
50、LATCH和DFF的概念和区别。（未知）
51、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的。 （南山之桥）
52、用D触发器做个二分颦的电路.又问什么是状态图。（华为）
53、请画出用D触发器实现2倍分频的逻辑电路？（汉王笔试）
54、怎样用D触发器、与或非门组成二分频电路？（东信笔试）
55、How many flip-flop circuits are needed to divide by 16? (Intel) 16分频？
56、用filp-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出 carryout和next-stage. （未知）
57、用D触发器做个4进制的计数。（华为）
58、实现N位Johnson Counter,N=5。（南山之桥）
59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器，15进制的呢？（仕兰 微电子）
60、数字电路设计当然必问Verilog/VHDL，如设计计数器。（未知）
61、BLOCKING NONBLOCKING 赋值的区别。（南山之桥）
62、写异步D触发器的verilog module。（扬智电子笔试） module dff8(clk , reset, d, q); input clk; input reset; input [7:0] d; output [7:0] q; reg [7:0] q; always @ (posedge clk or posedge reset) if(reset) q <= 0; else q <= d; endmodule
63、用D触发器实现2倍分频的Verilog描述？ （汉王笔试） module divide2( clk , clk_o, reset); input clk , reset; output clk_o; wire in; reg out ; always @ ( posedge clk or posedge reset) if ( reset) out <= 0; else out <= in; assign in = ~out; assign clk_o = out; endmodule
64、可编程逻辑器件在现代电子设计中越来越重要，请问：a) 你所知道的可编程逻辑器 件有哪些？ b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。（汉王笔试） PAL，PLD，CPLD，FPGA。 module dff8(clk , reset, d, q); input clk; input reset; input d; output q; reg q; always @ (posedge clk or posedge reset) if(reset) q <= 0; else q <= d; endmodule
65、请用HDL描述四位的全加法器、5分频电路。（仕兰微电子） 66、用VERILOG或VHDL写一段代码，实现10进制计数器。（未知） 67、用VERILOG或VHDL写一段代码，实现消除一个glitch。（未知）
68、一个状态机的题目用verilog实现（不过这个状态机画的实在比较差，很容易误解 的）。（威盛VIA 2003.11.06 上海笔试试题）
69、描述一个交通信号灯的设计。（仕兰微电子）
70、画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱。（扬智电子笔试）
71、设计一个自动售货机系统，卖soda水的，只能投进三种硬币，要正确的找回钱 数。 （1）画出fsm（有限状态机）；（2）用verilog编程，语法要符合fpga设计 的要求。（未知）
72、设计一个自动饮料售卖机，饮料10分钱，硬币有5分和10分两种，并考虑找零：（1） 画出fsm（有限状态机）；（2）用verilog编程，语法要符合fpga设计的要求；（3）设计 工程中可使用的工具及设计大致过程。（未知）
73、画出可以检测10010串的状态图,并verilog实现之。（威盛）
74、用FSM实现101101的序列检测模块。（南山之桥） a为输入端，b为输出端，如果a连续输入为1101则b输出为1，否则为0。 例如a： 0001100110110100100110 b： 0000000000100100000000 请画出state machine；请用RTL描述其state machine。（未知）
75、用verilog/vddl检测stream中的特定字符串（分状态用状态机写）。（飞利浦－大唐 笔试）
76、用verilog/vhdl写一个fifo控制器(包括空，满，半满信号)。（飞利浦－大唐笔试）
77、现有一用户需要一种集成电路产品，要求该产品能够实现如下功能：y=lnx，其中，x 为4位二进制整数输入信号。y为二进制小数输出，要求保留两位小数。电源电压为3~5v假 设公司接到该项目后，交由你来负责该产品的设计，试讨论该产品的设计全程。（仕兰微 电子）
78、sram，falsh memory，及dram的区别？（新太硬件面试）
79、给出单管DRAM的原理图(西电版《数字电子技术基础》作者杨颂华、冯毛官205页图9 －14b)，问你有什么办法提高refresh time，总共有5个问题，记不起来了。（降低温 度，增大电容存储容量）（Infineon笔试）
80、Please draw schematic of a common SRAM cell with 6 transistors,point out which nodes can store data and which node is word line control? （威盛笔试题 circuit design-beijing-03.11.09）
81、名词:sram,ssram,sdram 名词IRQ,BIOS,USB,VHDL,SDR IRQ: Interrupt ReQuest BIOS: Basic Input Output System USB: Universal Serial Bus VHDL: VHIC Hardware Description Language SDR: Single Data Rate 压控振荡器的英文缩写(VCO)。 动态随机存储器的英文缩写(DRAM)。 名词解释，无聊的外文缩写罢了，比如PCI、ECC、DDR、interrupt、pipeline、 IRQ,BIOS,USB,VHDL,VLSI VCO(压控振荡器) RAM (动态随机存储器)，FIR IIR DFT(离散 傅立叶变换)或者是中文的，比如：a.量化误差 b.直方图 c.白平衡
amobbs二:精密电阻排行榜 (转帖，作者: lymex) (amoBBS 阿莫电子论坛)
一个好的精密电阻，必须具备老化小、温飘小、偏差小的特点，同时最好具备可靠性高、功率余量大温升小、噪音低、串联电感分布电容小、电压系数小、焊接、振动及拉伸不容易变化等。
当然，与基准相关的最重要的参数，是老化，其次是温度系数。因此，以下这个排名最重要的根据就是老化，其次是温度系数。至于电阻上标的是1%、0.1%、还是0.01%，这个是偏差而已，并不直接代表“精密”程度。
国内市场上精密电阻其实很多，但鱼龙混杂，如何分辨出那些电阻是优秀电阻因此值得考虑呢？经过自己的大量购买、测试，得到了一些结果，今天以实物图片方式进行展示、排名。当然，以下排名，纯属个人意见，偏见遗漏难免，同一类电阻，因生产时代不同、厂家不同也可能有很大差异。另外，本排名不代表任何组织或利益集团，也不对由此而引起的后果负任何责任。
第十名：普通金属膜
以前红袍为多，现在一般为色环。精度一般1%-5%，温度系数50ppm附近，老化都不给出，大部分能在0.1%每年之内。
这样的电阻由于厂家众多，成本很低，被广泛使用。购买时，注意挑选大厂的，千万不要用可靠性不高的或者是碳膜的。
其实，以前1%算精密电阻了，现在可以不算了。但为了比较，还是列了出来。(原文件名:SNAG-0017.jpg)
第九名：高精度金属膜
国产代表RJJ，以前是红色的，很多体积较大（1W或2W），这才是真正的大红袍，精度可达0.1%。(原文件名:SNAG-0018.jpg)
现在国产的RJJ，多为体积比较小的，也为0.1%，温度系数大约20ppm之内。1M是这种RJJ能做的最大阻值(1M是这种RJJ能做的最大阻值) (原文件名:SNAG-0020.jpg)
国外的我这里有Vitrohm，个人比较喜欢，也是0.1%。温度系数实际为15ppm左右（最后黄圈代表<25ppm）。老化参数未知，但一般能在100ppm/a之内。(原文件名:SNAG-0021.jpg)
当然，最好的金属膜也许是这种Vishay ptf65了，价格比较贵（约8元/只）(原文件名:SNAG-0022.jpg)
还有一种老国产的RJJ，居然是金封的！见于老的MF18表中。(原文件名:SNAG-0023.jpg) (原文件名:SNAG-0024.jpg) (原文件名:SNAG-0025.jpg)
第八名：非密封线绕
国产很老的RXJ绕在瓷骨架上体积较大，后来为绕在电木片骨架上的小型。
非密封的线绕，电阻丝直接暴露在空气中，尽管生产成本低，但容易受气候影响。在国产的早期仪器和万用表中常见。(原文件名:SNAG-0026.jpg)
以下电阻，也属于非密封线绕。外圈是纸，起标识、美观作用，不密封。这样的电阻常见于老式仪器中(原文件名:SNAG-0027.jpg)
第七名：小型密封线绕
国内的常见的型号为RXJX和RX71，也有RX12立式。电阻小，势必在相同阻值下要采用细线，这样耐受功率和特性都会受到一定的影响，但作为一般仪器用途也足够了，更因为体积小，因此用途广泛。
偏差一般是0.05%到0.5%。(原文件名:SNAG-0028.jpg) (原文件名:SNAG-0029.jpg) (原文件名:SNAG-0030.jpg)
第六名：环氧封装线绕
国内常见RX11老型号和RX70型新型号精密电阻，这是国产最好的量产电阻了，最高能到0.01%（甚至个别到0.005%），老化没有指标但一般能在25ppm/a典型值，温度系数好的可以<15ppm/C。主要用途是各种高精密仪器。尽管上面那种立式的也是环氧封装的，但性能不如因此没放到这里。(原文件名:SNAG-0031.jpg) (原文件名:SNAG-0032.jpg) (原文件名:SNAG-0033.jpg)
第五名：低温飘环氧封线绕
常见有Fluke、MC和HP的，温度系数一般<5ppm/C，大部分是1-3ppm/C，老化也不大，大约<25ppm/a。这样的电阻必须用Evanohm线材才能做到低温飘，经常能在国外的高精度的仪器中见到。
国内电阻尽管也有标1ppm附近的，但由于采用锰铜，曲线弯曲大，不能保证宽温度范围下的温度系数。因此这个指标虚的成分很大。
比如锰铜的Beta温度系数一律是-0.6ppm/C2，也就是说，当20度时温度系数为0，那么21度时即为-0.6ppm/C，而22度就为-1.2ppm了。因此，标称<1ppm/C的只能在很窄的温度范围才有效。
Fluke的这样的电阻，温度系数都是后来测试然后标在外壳上，N1就是-1ppm/C，P1.5就是+1.5ppm/C(原文件名:SNAG-0034.jpg) (原文件名:SNAG-0035.jpg) (原文件名:SNAG-0036.jpg)
第四名：塑封金属箔
金属箔也就是块电阻，多以方型块的方式出现因此得名，是新一代的优于线绕的电阻，代表厂家为威世（Vishay）。
温度系数一般都在5ppm/C以下，老化保证<25ppm。
由于是采用Evanohm金属箔、因此性能优异、噪音也非常低。用类似IC制作的光刻工艺和良好的封装技术，使得分布电容、串联电感等参数都很理想，其它特性也非常优秀。
国产的型号为RJ711，体积稍大，性能稍逊。(原文件名:SNAG-0037.jpg) (原文件名:SNAG-0038.jpg) (原文件名:SNAG-0039.jpg)
第三名：金封线绕
与低温飘环氧封线绕类似，但采用金属+玻璃+可伐密封，这样就完全杜绝了外界潮湿和氧化的影响，老化保证<10ppm。这样的电阻曾经一度统治了高精度仪器，能在Fluke计量仪器里和7位半、8位半万用表里经常看到。
另外，金封线绕由于成本高，一律都是低温飘的，<5ppm/C。
金封线绕最显著的特征，一个是外壳是金属，绝缘是玻璃/陶瓷，另一个是引线处都有膨胀的焊接点。这是因为，引线是从预埋的可伐合金管里穿出来后焊接密封的。(原文件名:SNAG-0040.jpg) (原文件名:SNAG-0041.jpg) (原文件名:SNAG-0042.jpg) (原文件名:SNAG-0043.jpg) (原文件名:SNAG-0044.jpg)
当然，在所有这些金封中，我最喜欢的是从Fluke 752A里面拆出来的120k，每一个电阻有自己的编号，温度系数非常小（<1ppm/C），老化很难观察出来。我用这些电阻做了10k、100k和1M标准电阻。(原文件名:SNAG-0045.jpg)
其实，也有国产的金封线绕，老化应该不错，能在高等级的电桥和电位差计里面见到。但是，也还是因为采用锰铜的原因，使得温度系数不好。
第二名：金封金属箔
金属箔电阻本身性能良好，再加上金封，不仅能把温漂做到1ppm/C之内，更能保证年老化<5ppm/a，这与很多标准电阻都可以媲美了。(原文件名:SNAG-0046.jpg) (原文件名:SNAG-0047.jpg) (原文件名:SNAG-0048.jpg) (原文件名:SNAG-0049.jpg)
第一名：高稳金封金属箔
这是威世最近几年的新成果，比如典型的VHP202Z，能把温漂做到0.1ppm/C之内，同时保证10年老化2ppm，即便加速折算下来，第一的老化也不超过0.7ppm，堪称理想电阻。这样的指标，目前只有Vishay一家能做到。(原文件名:SNAG-0050.jpg) (原文件名:SNAG-0051.jpg) (原文件名:SNAG-0052.jpg) (原文件名:SNAG-0053.jpg) (原文件名:SNAG-0054.jpg) (原文件名:SNAG-0055.jpg)
总表(看不完整可点击图片)(原文件名:untitled.gif)
其它电阻
高精度碳膜电阻
在没有金属膜电阻的时代，或者由于金属膜电阻很贵，出了很多RTL型高精度碳膜电阻。当时电阻大部分是5%或者10%的，而RTL可以达到1%甚至0.5%。
当然，碳膜电阻的温度系数很大（一般是-200ppm到-350ppm/C），这样的电阻常见于老仪器中（比如60、70年代的500型万用表）。(原文件名:SNAG-0056.jpg)
假冒电阻
假冒高精度电阻
一种所谓进口AMA航天级0.01%精密电阻，上面的Acurate Resistance都写错，实际上是几只金属膜电阻串并联而成(原文件名:SNAG-0057.jpg) (原文件名:SNAG-0058.jpg) (原文件名:SNAG-0059.jpg)
最后，看一个不常见的电阻：Fluke 81M金封线绕。这个是我见过的最高阻值的单体线绕电阻了。想不出到底电阻丝有多细、有多长，是如何绕的(原文件名:SNAG-0060.jpg)
[全文完]
amobbs三:关于avr ad采样速度的问题 (amoBBS 阿莫电子论坛)
回复【5楼】qigui2 您的书中是这样写的。手册推荐时钟也是50k-200k，但并没有说adc的时钟不能超频，而且应用手册中说“即使adc的时钟频率达到1mhz也不会显著降低adc的分辨率的”。而且atmega48的数据手册中的adc特性描述也有adc时钟1mhz的例子，不过只给出了绝对精度，却没有给出分辨率。截图如下： (原文件名:未命名.jpg) 引用图片我想知道的是atmega48的adc在1mhz的时钟下有效位数是多少？或分辨率是多少？ 谢谢马老师-----------------------------------------------------------------------首先贴上手册中的原文，我没看到有这样的“即使adc的时钟频率达到1mhz也不会显著降低adc的分辨率的”解释，By default, the successive approximation circuitry requires an input clock frequency between 50 kHz and 200 kHz to get maximum resolution. If a lower resolution than 10 bits is needed, the input clock frequency to the ADC can be higher than 200 kHz to get a higher sample rate.根据这段说明，可以知道，在50-200KHZ之间，可以得到最好的精度。如果你不需要10位的精度，可以提高ADC的时钟，以换取高的转换率。（这是牺牲精度换取速度的做法。）ADC是需要转换时间的，这个时间与ADC的硬件实现方式有关，如果超过这个转换时间，保持转换的时间太少，肯定会影响精度的（见19楼解释）。有一种ADC的实现叫“西个吗-的而他”精度可以到16位，但转换时间为3-5次/秒。知道4位半的电压表测量电压的转换频次吗？每秒3次。有的人已经贴出《M48英文手册的ADC特性里写着“Up to 76.9 kSPS (Up to 15 kSPS at Maximum Resolution)”。》那么我们可以得到那些结论？1。要得到最高精度10BIT，那么转换速度（这里就是采样频率了）最高也就为15K。如果ADC的时钟为200K，那么200/15 = 13，这个正好是AVR的ADC连续转换一次所需要的ADC时钟个数。如果你每转换一次，然后换一个通道，连这个转换速率也做不到，因为AVR手册上给出的第1次转换需要25个ADC时钟！此时转换速度只能为8K了！2。对于连续转换，精度达到10bit的话，转换速率也就是15K，按采样定理，模拟的输入信号最高频率为7.5k，这个频率刚刚超过电话语音的要求，连FM的广播音质都做不到。==============================================================实际ADC的最终精度是一个比较复杂的东西，不是手册上的某个单一指标所决定的。首先是理论上的精度，这个通常给出的分辩率或最小绝对误差，那就是+-1bit。这里没有考虑硬件电路的误差。那么这个1bit是什么概念？还要看你的参考电压值和ADC的位数。对于参考电压5V，8位ADC，那么5/255就是此时的分辩率，也就是最小绝对误差值。再次说明，这是理论上的计算！考虑到硬件本身的误差，所以厂家给出的标准是+-2BIT。但实际上这个精度是可能也是做不到的，受到很多因素的影响，比如ADC的工作时钟频率，ADC内部电路的线形、非线形误差、0点漂移、参考电压的精度、工作电压的稳定性、输入阻抗是否匹配等。有些因素你是不能改变的（或比较麻烦进行矫正），如ADC内部电路的线形、非线形误差、0点漂移等。有些因数是你在掌握的情况下可以选择到最佳：如ADC的工作频率，使用精度高的参考电压，采用更加稳定的工作电压，设计的模拟信号输入阻抗匹配，以及对被采样信号频率理解，选择4倍以上的转换速率等。【5楼】 qigui2给出的表格没有任何的疑问，这里厂家给出的最差精度的可能性，当你使用1M时钟，已经超过了200K的最佳工作频率，然后加上各种内部可能的误差（还假定这些误差都是正累加，没有抵消），当然误差要到+-4.5。这个是在这个条件下最坏的情况了。其实在这个表中，已经说明在1M情况下，精度大大降低，因为同样其它条件时，200K频率为2bit。所以也搞不懂5楼的《应用手册中说“即使adc的时钟频率达到1MHz也不会显著降低ADC的分辨率的”。》到底来自何处。一般MCU中集成的ADC通常都是低速的，位数也就10-12位。如果要高速，精度达到16位，这样的片子价格会非常高。在MCU内部有许多数字电路部分，频率高，而且电流也大（I/O要求高的驱动能力），这些都会干扰内部ADC模拟电路的工作，使其精度和速度不可能（困难和麻烦）做上去的。AVR有一个AVCC脚，想过为什么？这个就是为ADC专用的，如果你使用ADC，厂家要求使用更稳定的ADC工作电压，而不是简单的与VCC共用，这就是说，ADC工作电压选择不好，也会影响的精度。仔细整理一下，不是讲深入的理论和推导，只是从实际应用的角度给些参考。当然也是顺便改正8楼的错误，（稍为粗心都要犯错），作为补救。
以下供各位参考。
一、基本的概念
1。 量化误差：±0.5LSB。这个误差是由于量化产生的，是ADC固有的。
2。 分辨率：表示ADC对收入信号的分辩能力。n位ADC，分辨率为1/（2^n-1），通常认为就是1LSB的大小。
3。 转换误差：ADC实际输出与理论输出之间的差别，这个是在应用中比较关注的指标。通常以整个输入范围内最大输出误差表示，一般用最低有效位数（LSB）的倍数来表示。受众多因数的影响。就ADC本身考虑，主要是电路本身的线形、非线形误差等引起，通常是≥±1LSB（注意这个误差包含了量化误差等ADC内部的一些误差，是一个综合的误差）。
二、LSB
以上都是以LSB做单位的，那么1个LSB的概念是最低位变化对于输入变化的一个量化间距，这个等同分辨率。其计算有2种定义：
1。参考电压/2^n
2。满量程电压/（2^n-1）。这里满量程电压 = 参考电压 - 1LSB
三、ADC有效位数的估算
ENOB = N - LOG（转换误差（单位LSB））/LOG2
四、分析实际手册数据(原文件名:ourdev_424248.jpg)
1。10位ADC（n=10），分辨率为1/1024 = 1个LSB。
在参考电压5V时， 1LSB = 5/1024 = 0.0048828125
2。第2行，ADC时钟为200Khz,误差为2LSB = 0.009765625
ENOB = 10 - LOG2/LOG2 = 9
有效位数9位，第10位参考，有误差。可以认为考虑了综合误差的这个10位的ADC相当与理想的9位ADC。
9位ADC的LSB = 5/512 = 0.009765625
3。当ADC时钟为1M，误差为4.5LSB = 0.02197265625
ENOB = 10 - LOG4.5/LOG2 = 7.830075
相当于一个7.830075位的理想ADC（当然BIT位没有小数，所以相当）。
7.830075位理想ADC的1LSB = 5/2^7.830075 = 0.02197265622
通过以上2和3的对比，我们看到在其它不变的情况下，只是ADC的工作频率没有按最佳条件设置，ADC的性能就大大的减低了。
手册上给出的误差还是基于其它的都是理想工作条件，是ADC本身内部产生的。其实在实际应用中，还有许多的地方都会影响ADC的工作，产生更大误差的（此为22楼我所说废话的中心意图）。具体提供一个资料参考如下：
点击此处下载 ourdev_649197OE0MGP.pdf(文件大小:252K) (原文件名:The_ABCs_of_ADCs-Understanding_How_ADC_Errors_Affect_System_Performance.pdf)
