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篇一:[电阻信号]热电阻的信号连接方式
热电阻的信号连接方式
热电阻的信号连接方式
热电阻是把温度变化转换为电阻值变化的一次元件，通常需要把电阻信号通过引线传递到计算机控制装置或者其它一次仪表上。工业用热电阻安装在生产现场，与控制室之间存在一定的距离，因此热电阻的引线对测量结果会有较大的影响。目前热电阻的引线主要有三种方式○1二线制：在热电阻的两端各连接一根导线来引出电阻信号的方式叫二线制：这种引线方法很简单，但由于连接导线必然存在引线电阻r，r大小与导线的材质和长度的因素有关，因此这种引线方式只适用于测量精度较低的场合○2三线制：在热电阻的根部的一端连接一根引线，另一端连接两根引线的方式称为三线制，这种方式通常与电桥配套使用，可以较好的消除引线电阻的影响，是工业过程控制中的最常用的引线电阻。○3四线制：在热电阻的根部两端各连接两根导线的方式称为四线制，其中两根引线为热电阻提供恒定电流I，把R转换成电压信号U，再通过另两根引线把U引至二次仪表。可见这种引线方式可完全消除引线的电阻影响，主要用于高精度的温度检测。热电阻采用三线制接法。采用三线制是为了消除连接导线电阻引起的测量误差。这是因为测量热电阻的电路一般是不平衡电桥。热电阻作为电桥的一个桥臂电 阻，其连接导线(从热电阻到中控室)也成为桥臂电阻的一部分，这一部分电阻是未知的且随环境温度变化，造成测量误差。采用三线制，将导线一根接到电桥的电 源端，其余两根分别接到热电阻所在的桥臂及与其相邻的桥臂上，这样消除了导线线路电阻带来的测量误差。工业上一般都采用三线制接法。热电偶产生的是毫伏信 号，不存在这个问题。
篇二:[电阻信号]上拉电阻
上拉电阻一、定义：上拉就是将不确定的信号通过一个电阻嵌位在高电平！电阻同时起限流作用！下拉同理！上拉是对器件注入电流，下拉是输出电流；弱强只是上拉电阻的阻值不同，没有什么严格区分；对于非集电极（或漏极）开路输出型电路（如普通门电路）提升电流和电压的能力是有限的，上拉电阻的功能主要是为集电极开路输出型电路输出电流通道。二、上下拉电阻作用：1、提高電壓准位：a.当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5V）， 这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。b.OC门电路必须加上拉电阻，以提高输出的搞电平值。2、加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。3、N/A pin防靜電、防干擾：在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗， 提供泄荷通路。同時管脚悬空就比较容易接受外界的电磁干扰。4、电阻匹配，抑制反射波干扰：长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。5、預設空閒狀態/缺省電位：在一些 CMOS 输入端接上或下拉电阻是为了预设缺省电位. 当你不用这些引脚的时候, 这些输入端下拉接 0 或上拉接 1。在I 2C总线等总线上，空闲时的状态是由上下拉电阻获得6. 提高芯片输入信号的噪声容限：输入端如果是高阻状态，或者高阻抗输入端处于悬空状态，此时需要加上拉或下拉，以免收到随机电平而影响电路工作。同样如果输出端处于被动状态，需要加上拉或下拉，如输出端仅仅是一个三极管的集电极。从而提高芯片输入信号的噪声容限增强抗干扰能力。三、上拉电阻阻值的选择原则包括:1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理四、原理：上拉电阻实际上是集电极输出的负载电阻。不管是在开关应用和模拟放大，此电阻的选则都不是拍脑袋的。工作在线性范围就不多说了，在这里是讨论的是晶体管是开关应用，所以只谈开关方式。找个TTL器件的资料单独看末级就可以了，内部都有负载电阻根据不同驱动能力和速度要求这个电阻值不同，低功耗的电阻值大，速度快的电阻值小。但芯片制造商很难满足应用的需要不可能同种功能芯片做许多种，因此干脆不做这个负载电阻，改由使用者自己自由选择外接，所以就出现OC、OD输出的芯片。由于数字应用时晶体管工作在饱和和截止区，对负载电阻要求不高，电阻值小到只要不小到损坏末级晶体管就可以，大到输出上升时间满足设计要求就可，随便选一个都可以正常工作。但是一个电路设计是否优秀这些细节也是要考虑的。集电极输出的开关电路不管是开还是关对地始终是通的，晶体管导通时电流从负载电阻经导通的晶体管到地，截止时电流从负载电阻经负载的输入电阻到地，如果负载电阻选择小点功耗就会大，这在电池供电和要求功耗小的系统设计中是要尽量避免的，如果电阻选择大又会带来信号上升沿的延时，因为负载的输入电容在上升沿是通过无源的上拉电阻充电，电阻越大上升时间越长，下降沿是通过有源晶体管放电，时间取决于器件本身。因此设计者在选择上拉电阻值时，要根据系统实际情况在功耗和速度上兼顾。3.从IC(MOS工艺)的角度,分别就输入/输出引脚做一解释:1. 对芯片输入管脚, 若在系统板上悬空(未与任何输出脚或驱动相接)是比较危险的.因为此时很有可能输入管脚内部电容电荷累积使之达到中间电平(比如1.5V), 而使得输入缓冲器的PMOS管和NMOS管同时导通, 这样一来就在电源和地之间形成直接通路, 产生较大的漏电流, 时间一长就可能损坏芯片. 并且因为处于中间电平会导致内部电路对其逻辑(0或1)判断混乱. 接上上拉或下拉电阻后, 内部点容相应被充(放)电至高(低)电平, 内部缓冲器也只有NMOS(PMOS)管导通, 不会形成电源到地的直流通路. (至于防止静电造成损坏, 因芯片管脚设计中一般会加保护电路, 反而无此必要).2. 对于输出管脚:1)正常的输出管脚(push-pull型), 一般没有必要接上拉或下拉电阻.2)OD或OC(漏极开路或集电极开路)型管脚,这种类型的管脚需要外接上拉电阻实现线与功能(此时多个输出可直接相连. 典型应用是: 系统板上多个芯片的INT(中断信号)输出直接相连, 再接上一上拉电阻, 然后输入MCU的INT引脚, 实现中断报警功能).其工作原理是:在正常工作情况下, OD型管脚内部的NMOS管关闭, 对外部而言其处于高阻状态, 外接上拉电阻使输出位于高电平(无效中断状态); 当有中断需求时, OD型管脚内部的NMOS管接通, 因其导通电阻远远小于上拉电阻, 使输出位于低电平(有效中断状态). 针对MOS 电路上下拉电阻阻值以几十至几百K为宜.(注: 此回答未涉及TTL工艺的芯片, 也未曾考虑高频PCB设计时需考虑的阻抗匹配, 电磁干扰等效应.)1, 芯片引脚上注明的上拉或下拉电阻, 是指设计在芯片引脚内部的一个电阻或等效电阻. 设计这个电阻的目的, 是为了当用户不需要用这个引脚的功能时, 不用外加元件, 就可以置这个引脚到缺省的状态. 而不会使 CMOS 输入端悬空. 使用时要注意如果这个缺省值不是你所要的, 你应该把这个输入端直接连到你需要的状态.2, 这个引脚如果是上拉的话, 可以用于 "线或" 逻辑. 外接漏极开路或集电极开路输出的其他芯片. 组成负逻辑或输入. 如果是下拉的话, 可以组成正逻辑 "线或", 但外接只能是 CMOS 的高电平漏极开路的芯片输出, 这是因为 CMOS 输出的高, 低电平分别由 PMOS 和 NMOS 的漏极给出电流, 可以作成 P 漏开路或 N 漏开路. 而 TTL 的高电平由源极跟随器输出电流, 不适合 "线或".3, TTL 到 CMOS 的驱动或反之, 原则上不建议用上下拉电阻来改变电平, 最好加电平转换电路. 如果两边的电源都是 5 伏, 可以直接连但影响性能和稳定, 尤其是 CMOS 驱动 TTL 时.两边逻辑电平不同时, 一定要用电平转换. 电源电压 3 伏或以下时, 建议不要用直连更不能用电阻拉电平.4, 芯片外加电阻由应用情况决定, 但是在逻辑电路中用电阻拉电平或改善驱动能力都是不可行的. 需要改善驱动应加驱动电路. 改变电平应加电平转换电路. 包括长线接收都有专门的芯片
标签(Tags)：电阻 集电极 型管 高阻 阻值
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篇三:[电阻信号]串联端接电阻对信号上升时间的影响
信号反射是信号完整性中一个最基本的问题（因为阻抗不匹配产生反射波）。串联端接是高速电路设计中是抑制信号反射最常用的措施。采用多大的端接电阻可以有效的解决信号反射的问题，通常采用仿真的方法来解决。也许你在做信号完整性仿真的时候会发现一个非常有趣的现象：串联端接电阻的阻值大小会影响到接收端波形上升沿的的陡峭程度，当使用较大电阻的时候，上升沿会变缓。你注意过这个现象吗？
产生这个现象的原因是多方面的，其中最主要的是由于接收器存在输入电容。下图三条曲线是在端接电阻相同但接收器输入电容不同的情况下得到的接收端信号波形。红色波形表示没有输入电容（虚构的接收器），蓝色波形对应5pF输入电容，紫色波形对应10pF输入电容。输入电容大小对边沿影响很大，为什么？
我们知道，信号边沿陡峭程度和信号的带宽有关，边沿越陡峭，带宽越大。但是现在对于同一个信号，不同的电容确产生不同的信号边沿，说明电容影响了信号的带宽，问题是电容怎样影响信号带宽的呢？看看整个互连中有什么？端接电阻、输入电容，很自然的联想到RC滤波电路。事实上，影响最大的就是它。一阶RC滤波网络是典型的低通滤波，这是这个滤波器限制了信号的带宽。或者从另一个角度来看，端接电阻、传输线阻抗、输入电容共同构成了一个RC充电电路，电容上的电压呈指数变化规律，关键的参数为时间常数（τ=RC）。电容越大，时间常数越大，电容电压变化越缓慢，信号边沿也就越缓。
现在回到端接电阻来，对于RC网络，R同样影响滤波器带宽，或者影响RC充电电路的时间常数。R增加对信号边沿的影响和电容增加类似，同样会导致信号边沿变缓。下图是输入电容固定，端接电阻不同的情况下，接收端信号波形。蓝色波形对应端接电阻30欧，绿色波形对应端接电阻50欧。端接电阻对信号边沿的影响很明显。顺便提一句：注意一下绿色波形顶部的那个台阶，那是由于端接电阻太大，传输线上入射波形电压幅度小，接收端反射后仍然达不到满幅度。这在某些情况下可能会对信号传输有影响。我们的产品有一款也有这样的问题
相信很多人都观察到了这种现象，但似乎很少有人深究背后原因。的确，通常情况下端接电阻引起的信号边沿变缓没有致命的影响，但是这个现象背后的机理却非常有用。有时候一些看起来有些奇怪的解决措施就和这个有关。
文章参考于争的文章，有以下问题需要和大家讨论
1、边沿变缓有什么好处？
2、为什么有时候链路中间会串接电阻？（为了阻抗匹配吧？）
3、为什么有些特殊情况下走线末端接收器之前要串接电阻？
4、解决接收端信号边沿的回勾能不能用到这个机理？
